用于在基于相关的算法中改善收敛时间的方法和装置制造方法

用于在基于相关的算法中改善收敛时间的方法和装置制造方法
【专利摘要】方法和对应的装置减小了使用注入模拟数字转换器（ADC）的随机信号作为算法输入的相关算法的收敛时间。方法和装置涉及到，在流水线式ADC的处理器处，将随机信号注入流水线中的多个级中的每个级中，并且获得响应于随机信号而产生的数字值。计算作为数字值和随机信号的值的函数的多个级中的残余信号的噪声分量。噪声分量对应于随机信号。
【专利说明】用于在基于相关的算法中改善收敛时间的方法和装置
[0001]相关申请的交叉引用
[0002]本申请在35U.S.C.§ 119(e)下要求递交于2013年3月15日的美国临时专利申请61/791，279的权益，该申请的全部内容通过引用合并于此。

【背景技术】
[0003]随机信号序列有时注入电路中。序列的随机性是指序列中信号的幅值，信号的幅值可以例如在一组离散的预定值之间随机地变化。这些序列可以与电路的输入信号(即，有用的信号)不相关。序列还可以彼此不相关。序列能够用于各种用途，这是本领域公知的。例如，随机序列可用于对流水线式模拟数字转换器(ADC)的一个或多个级进行校准，例如，减小级中各装置之间的失配度或者校正非线性误差。随机序列还可用于使输入信号高频脉动或者用于执行其它类型的校准。为了方便，在本文中这些随机或伪随机的序列将称为“高频脉动”信号，虽然它们可不用于执行传统意义上的高频脉动。
[0004]在流水线式ADC中，可能期望从ADC的输出中去除高频脉动信号。这会是困难的，因为注入一个级中的高频脉动信号会传播通过后续级，从而影响从一个级输出到下一级的信号，并且最终同样会影响总输出。高频脉动信号也经过了与应用于注入有高频脉动信号的级的输入信号相同的增益效应。因此，高频脉动信号的去除不是简单地从该级的输出中减去注入到级中的高频脉动信号那样直接。
[0005]一种从ADC的输出中去除高频脉动信号的方法是利用高频脉动信号之间的相关的缺失来将它们从使用它们的地方去相关。例如，图个一个序列用于校准流水线式ADC中的级1，而其它序列用于校准其它级，和/或使流水线高频脉动，则诸如最小均方差(LMS)算法的相关算法可用于将ADC的总输出与注入级I中的序列相关，以确定注入的序列与总输出(其包括所有序列)之间的相关度。以类似的方式，可以确定注入其它级中的序列与总输出之间的相关度。然后，基于相应级的相关度来调节每个级的输出，以使得随时间经过，归因于序列的误差逐渐地减小，使得序列将最终平衡到零，而期望的序列，即对应于ADC的模拟输入的有用信号保留。然而，相关算法的收敛时间会很长，即使在不存在任何输入信号的情况下，例如，当输入断开空间并且仅注入随机序列时。这导致长的启动时间和长的生产测试时间，这样是禁止的。
[0006]因此，对于在注入高频脉动信号的背景下改善相关算法的收敛时间的方法存在需求。

【专利附图】

【附图说明】
[0007]图1是多级流水线式ADC的框图。
[0008]图2是具有高频信号注入的多级流水线式ADC的框图。
[0009]图3是根据本发明的示例性实施方案的系统的框图。
[0010]图4是根据本发明的示例性实施方案的方法的流程图。

【具体实施方式】
[0011]本发明的示例性实施方案涉及在应用于同时注入ADC中的随机或伪随机信号序列的基于相关的算法中改善收敛时间。通过在将相关算法应用于期望序列之前对高频脉动信号的估计进行重构且将它们减除，可以减少收敛时间。这基本上减少了非期望序列的“能量”并且因此显著地改善了收敛时间。因此，不仅仅依赖于相关算法以去除序列，例如，可以在应用相关算法之前利用减法来去除序列的实质部分。
[0012]结合流水线式ADC对示例性实施方案进行了说明。然而，将理解的是实施方案还可应用于高频脉动信号同时注入电路中的多个位置上的其它电路。
[0013]图1是多级流水线式ADC100的框图。模拟信号Vin输入到ADC的第一级10。在每级的闪存部分内，可通过比较器的存储体来进行输入与一组基准电压之间的比较，得到输入的粗略数字估计，该粗略数字估计输出到与所有级连接的输出电路18中。借助于数字模拟转换器(DAC)与减法电路，粗略估计还精确地转换成电压且从输入中减去。所得到的模拟残余信号增加增益并且作为输入提供给下一级。该过程重复任意数量的附加级(例如，级12和14)，直到到达流水线(最后一级16)的末尾。能够基于ADC的期望分辨率来选择级的数量。
[0014]图1包括示出级10的各个部件的图。除了最后一级16可不包括数字模拟转换器(DAC)或减法单元之外，其余级12/14/16中的每一个可以包括相似的部件。输入Vin被传递到闪存单元10a，闪存单元1a执行Vin的模拟数字转换以产生数字值FDl。Vin可应用于闪存单元1a中的一组比较器。根据Vin的值，可以触发任意数量的比较器来产生Vin的数字近似，因为每个比较器可具有不同的触发阈值。FDl输入到DAClOb，DAClOb将FDl转换成模拟信号。在通过增益单元1d增加增益且作为模拟残余信号Rl传递到下一级(例如，级12)之前，FDl的模拟变换形式随后可通过减法单元1c从Vin中减去。该过程可以重复，直到达到流水线的末尾。然后，通过输出电路18产生ADC的总输出，输出电路18可以将每个级的数字输出(例如，FD1、FD2-FDN)组合成单个数字输出(ADC输出)。因为级以流水线方式操作，所以来自每级的FD信号被适当地延迟(例如，通过输出电路18)，使得来自相同样本实例的所有输出信号的时间一致的。然后，输出电路18可以通过组合时间一致信号，例如组合为时间一致信号的数字和来产生ADC输出。
[0015]图2是具有高频脉动注入的多级流水线式ADC200的框图。除了每个级可额外地包括用于将高频脉动信号注入该级的硬件布置之外，部件可与结合图1中的ADC100所描述的那些部件相同。在级10的图中，该布置显示为将闪存1a的数字输出与高频脉动信号Dithl求和的加法单元10e。然而,将理解的是,可以使用其它形式的高频脉动信号注入。例如，在另一实施方案中，高频脉动信号可直接注入DAClOb中。此外，用于将高频脉动信号与级中现有信号组合的硬件布置无需是加法单元，而是可以例如使用注入DAClOb中的电容器的现有部件。
[0016]图3是根据本发明的示例性实施方案的系统300的框图。系统可以包括多个流水线式级100/110/120以及控制电路200。级100/110/120在结构上类似于之前结合图1和图2所描述的级。系统300中的ADC可以在差动输入上操作。出于此原因，示出了两个输入信号Vin+和Vin-。
[0017]控制电路200与图1和图2的输出电路18的类似之处在于，控制电路200可配置为将来自每级的闪存的数字输出组合以形成总输出。这图示在图3中，在控制电路200的输出处存在ADC输出信号。然而，在可选的实施方案中，控制电路200可与执行组合的单独的输出电路结合使用。类似地，控制电路200中的块状部件中的每个可实现为单独的装置。
[0018]控制电路200可包括闻频脉动注入电路、相关电路200和减法电路230。闻频脉动注入电路210可以包括用于产生高频脉动信号且将高频脉动信号注入每级的电路布置。该电路布置可确定高频脉动信号的值，例如通过实施从一组离散的、预定值中随机选择一个值的功能。
[0019]相关电路220可以实现诸如LMS的相关算法以将ADC的总输出(B卩，ADC输出)与每个高频脉动信号(Dithl、Dith2、Dith3等)相关。
[0020]减法电路230可以实现用于改善相关电路220的相关算法的收敛时间的方法。将参考图4来对该方法的示例性实施方案进行说明。减法电路230可包括处理器，在执行相关算法之前，该处理器执行估计残余信号的不期望部分的理想幅值的计算，该非期望部分对应于高频脉动信号，然后减去非期望部分，该非期望部分可视为噪声形式。估计会受到在流水线中的非理想性影响，输入Vin也会受到非理想性影响。然而，为了改善收敛时间的目的，通过减法电路230产生的估计合理地足够接近而使得高频脉动信号的幅值可减小至少一个数量级，从而得到收敛时间的大幅减少。
[0021]如之前所说明的，由于注入的高频脉动信号已经通过了一个或多个流水线级，所以其不可能简单地原样减去。然而，由于高频脉动信号的值已知，例如通过高频脉动注入电路210，并且由于在级中执行的处理也是已知的，例如，通过设计，所以可以估计不期望分量的理想幅值。具体地，减法电路230可以对如其出现在所关注级中那样的高频脉动信号残余(归因于高频脉动信号的级残余的那部分)的估计进行重构，然后从级残余中减去估计，仅留下期望残余作为下一级的输入(关注级)。
[0022]为了计算估计，减法电路230可以获得每个级的闪存输出(例如，FD1、FD2、FD3等)这些闪存输出中的每个可以是多位信号，位数在各级中是可变的。在获得闪存输出之前，控制电路200可以临时将输入Vin断开连接，以使输入不反映在闪存输出中。可选地，可以手动地将输入断开连接。然而，输入可在估计计算之后重新连接。当输入重新连接时，可如输入被断开连接时那样继续应用高频脉动信号，但是由于减法使得仅与每个特定级有关的高频脉动信号应用于该级，例如，从级3的残余中减去归因于注入级I和级2中的高频脉动信号的噪声仅留下了注入到级3中的高频脉动信号作为级中的相关高频脉动信号。在级3中的高频脉动信号已经执行其预期功能之后，级3中的高频脉动信号能够利用LMS算法或另一相关算法以传统方式脱相关。这样，本发明的示例性实施方案可结合基于背景的校准技术来使用，校准技术即为在ADC正在主动地执行输入转换的同时执行的校准。
[0023]为了计算估计值，减法电路230还可以获得高频脉动信号的值(例如，Dithl、Dith2、Dith3等)以及级的处理特性，例如，每个级的增益值(G1、G2和G3等)这些增益值对应于图2中的放大器1d的增益。每个值都是可获得的，因为其是提前已知的，或者通过设计规格(例如，增益可能是设计规格)或者通过另外的电路部件(例如，可通过高频脉动信号注入电路210来确定高频脉动信号)。
[0024]为图示出如何计算估计值，假设仅有应用了高频脉动信号的三个流水线级。这三个级无需是连续的，即，它们可以是流水线中的任意三个级。然而，为了说明的目的，假设是前三个级。三个级的残余分别是R1、R2和R3 ;闪存位分别是FD1、FD2和FD3，并且注入这些级的高频脉动信号分别是Dithl、Dith2和Dith3。在级3的输出处，残余由Dith3构成，例如，级3校准信号。残余还由归因于Dithl和Dith2的“噪声”分量构成，高频脉动信号注入先前的级中。因此，为了使相关算法关于级3收敛，所以应当去除Dithl和Dith2分量。
[0025]在不存在任何输入信号的情况下，级3残余由下式给出:
[0026]R3=(Dith3)*G3+N3 (I)
[0027]其中N3是提供给级3的输出的归因于级I和级2的高频脉动信号的噪声。下面的等式表明了用于级3噪声的公式的推导:
[0028]N3=(R2-FD3)*G3=[(Dith2+Rl-FD2)*G2-FD3]*G3 (2)
[0029]N3=[(Dith2+Dithl*Gl-FD2)*G2-FD3]*G3 (3)
[0030]N3=Dithl*Gl*G2*G3+(Dith2-FD2)*G2*G3-FD3*G3 (4)
[0031]上述等式表明，可以部分地基于相关级的闪存位来估计噪声。减法电路230随后能够利用模拟或数字技术从残余中减去该噪声值。例如，可利用与R3连接的减法单元数字地减去N3。
[0032]显然的是，上面的讨论能够扩展以得到流水线中任意级的噪声的公式。例如，提供给级2的输出的归因于级I的高频脉动信号的噪声N2由下式给出:
[0033]N2=(R1-FD2)*G2=[(Dithl*Gl)-FD2]*G2=(Dithl*Gl_FD2)*G2
[0034]N2=Dithl*Gl*G2_FD2*G2
[0035]图4是根据本发明的示例性实施方案的方法400的流程图。方法400可在计算机的处理器上执行，例如，控制装置200或减法电路230。
[0036]在410中，输入断开连接，并且通过注入了高频脉动信号的每个级产生的数字值(即，闪存位)连同其相应的高频脉动信号值被获得。增益值还可以从存储器中获得且可以从存储器中读取。
[0037]在412中，计算作为高频脉动值、增益值和闪存位的函数的残余信号的噪声分量，如上所述。可对于第一级之后的每个高频脉动信号注入级来计算噪声。
[0038]在414中，从每个相应级的残余中减去噪声。
[0039]在416中，输入断开连接，并且可以执行相关算法。
[0040]方法400可以重复以从任意数量的采样周期中减去噪声，从而去除归因于注入这些周期中的每个周期中的高频脉动信号的噪声。结果，减少了相关算法的收敛时间。
[0041]本发明的示例性实施方案涉及一个或多个处理器，处理器可利用任何常规的处理电路及其装置或组合来实现，例如，个人计算机中央处理单元、微处理器、现场可编程门阵列(FPGA)等，以执行例如在包括任何常规存储器装置的硬件计算机可读介质上提供的指令，从而实施单独地或者组合地本文所描述的任一方法。
[0042]在前面的说明书中，已经结合本发明的具体示例性实施方案描述了本发明。然而，显然的是可以对其进行各种修改和改变，而不偏离如下面的权利要求中所阐述的本发明的较宽精神和范围。
[0043]本文所描述的实施方案可在各种组合中彼此组合。说明书和附图因此在示例性的含义上而不是在限制的含义上考虑。
【权利要求】
1.一种方法，包括: 在流水线式模拟数字转换器(ADC)的处理器处，将随机信号注入流水线中的多个级中的每一级中； 获得响应于所述随机信号而产生的数字值；以及 计算所述多个级中的残余信号的噪声分量作为所述数字值和所述随机信号的值的函数，其中所述噪声分量对应于所述随机信号。
2.如权利要求1所述的方法，还包括: 从其相应的残余信号中减去所述噪声分量。
3.如权利要求2所述的方法，还包括: 应用使用所述随机信号作为输入的相关算法，其中所述相关算法在所述减去之后应用。
4.如权利要求3所述的方法，其中应用所述相关算法以从其相应级的输出中去除所述随机信号，以使所述ADC的总输出精确地反映所述流水线的输入。
5.如权利要求1所述的方法，其中所述流水线的输入信号在获得所述数字值之前断开连接。
6.如权利要求5所述的方法，其中所述输入信号在所述减去之后重新连接。
7.如权利要求1所述的方法，其中计算作为表示所述级的增益特性的增益值的函数的所述噪声分量。
8.一种装置，包括: 处理器，其配置为在流水线式模拟输入转换器(ADC)中执行如下步骤，其中随机信号注入到流水线中的多个级中的每个级中: 获得响应于所述随机信号而产生的数字值；以及 计算所述多个级的残余信号的噪声分量作为所述数字值和所述随机信号的值的函数，其中所述噪声分量对应于所述随机信号。
9.如权利要求8所述的装置，其中所述处理器配置为从其相应的残余信号中减去所述噪声分量。
10.如权利要求9所述的装置，其中所述处理器配置为应用使用所述随机信号作为输入的相关算法，其中所述相关算法在所述减去之后应用。
11.如权利要求10所述的装置，其中应用所述相关算法以从其相应级的输出中去除所述随机信号，使得所述ADC的总输出精确地反映所述流水线的输入。
12.如权利要求8所述的装置，其中处理器配置为在获得所述数字值之后将输入信号与流水线断开连接。
13.如权利要求12所述的装置，其中处理器配置为在所述减去之后重新连接所述输入信号。
14.如权利要求8所述的装置，其中所述处理器计算作为表示所述级的增益特性的增益值的函数的所述噪声分量。
【文档编号】H03M1/12GK104135287SQ201410093858
【公开日】2014年11月5日 申请日期:2014年3月14日 优先权日:2013年3月15日
【发明者】A·M·A·阿里 申请人:美国亚德诺半导体公司