一种抗噪声干扰的高压侧栅驱动电路的利记博彩app
【专利摘要】一种抗噪声干扰的高压侧栅驱动电路，包括高压电平移位电路、RS锁存器和驱动器，高压电平移位电路将输入的两路低压脉冲信号转换为两路高压脉冲信号输出，两路高压脉冲信号分别经处理后进入RS锁存器，RS锁存器的输出至驱动器，驱动器输出驱动信号控制外部功率管的开关。本发明对高压电平移位电路进行了改进，改进后的高压电平移位电路包含两个完全相同的独立部分，每个独立的部分均包括两个LDMOS管，一个延时单元，一个齐纳稳压管，一个电容，一个电阻和一个中压PMOS管。本发明能够消除dV/dt干扰噪声和差模噪声，并能在消除噪声干扰的同时，不影响正常信号的传递，同时还加大了允许的负VS电压。
【专利说明】一种抗噪声干扰的高压侧栅驱动电路
【技术领域】
[0001]本发明涉及高压功率MOS栅驱动技术，特别涉及一种抗噪声干扰的高压浮栅驱动电路，属于模拟集成电路【技术领域】。
【背景技术】
[0002]现在市场上很多的功率电子芯片或集成电路驱动芯片系统中，都存在着高压栅驱动电路，这种电路采用高压电平移位技术，实现低压向高压的转换以驱动高侧功率管。高压栅驱动电路属于高压集成电路(HVIC)的典型电路之一。这类HVIC在电机驱动、平板显示以及其他消费电子领域具有广泛的应用，都是采用高低压兼容工艺，利用高压LDMOS器件将低压控制信号转换为高压控制信号，从而驱动高端电路工作，一般这类HVIC的系统都采用半桥拓扑结构。
[0003]半桥驱动芯片主要用来驱动外部半桥拓扑结构的功率管，内部的驱动电路按照工作电源电压的不同分为高压侧驱动电路与低压侧驱动电路，随着半桥拓扑结构功率管的开通关断输出点电压工作在浮动状态，因此高压侧的驱动电路电压也应随着输出点电压的变化工作在浮动状态，这种功能主要可以通过外部的自举电路来实现。
[0004]高压侧栅驱动电路中有高压电平移位电路，传统的高压电平移位电路的LDMOS管漏端有较大的寄生电容，由于高端电路采用浮动电源供电，所以外部功率管的开启与关断会使VS节点产生dv/dt干扰噪声，并通过自举电容与浮动电源VB结合，使得VB线上也有dv/dt干扰噪声，加上高压电平移位电路中LDMOS漏端寄生电容的影响，快速变化的电压会形成位移电流对寄生电容进行充电，该位移电流在传统的电平移位电路的两个LDMOS漏端电阻上均造成很大的电压降，使高压电平移位电路的输出信号带有较大的共模dv/dt干扰噪声，同时电路中还会有工艺偏差造成的差模窄脉冲噪声。这些噪声干扰都可能致使驱动电路误触发，从而造成系统的故障。
【发明内容】
[0005]针对上述现有技术中存在的噪声干扰问题，本发明提供一种抗噪声干扰的高压侧栅驱动电路，能够消除dK/dt干扰噪声和差模噪声，并能在消除噪声干扰的同时，不影响正常信号的传递，同时还加大了允许的负VS电压。
[0006]为实现上述发明目的，本发明采用的技术方案为:
一种抗噪声干扰的高压侧栅驱动电路，包括高压电平移位电路、RS锁存器和驱动器，高压电平移位电路将输入的两路低压脉冲信号Vinl和Vin2转换为两路高压脉冲信号输出，两路高压脉冲信号分别经过两路滤波电路处理后进入RS锁存器，RS锁存器的输出至驱动器，驱动器输出VOUT驱动信号控制外部功率管的开关；其特征在于:对高压电平移位电路进行了改进并用两路脉冲整形器替代两路滤波电路；
改进后的高压电平移位电路包含两个完全相同的独立部分，每个独立的部分均包括两个LDMOS管，一个延时单元，一个齐纳稳压管，一个电容，一个电阻和一个中压PMOS管，其中，LDMOS管丽1、丽2，第一延时单元，齐纳稳压管Dl，电容Cl，中压PMOS管MPl和电阻Rl构成改进后的高压电平移位电路的一个部分；LDM0S管丽3、MN4，第二延时单元，齐纳稳压管D2，电容C2，中压PMOS管MP2和电阻R2构成改进后的高压电平移位电路的另外一个部分；改进后的高压电平移位电路的输入端Von连接LDMOS管丽I的栅极和第一延时单元的输入端，LDMOS管MNl的源极接地，LDMOS管MNl的漏极与齐纳管Dl的阳极、电容Cl的一端以及中压PMOS管MPl的漏极连接在一起并作为一路高压脉冲信号输出端连接至一路脉冲整形器的输入端，齐纳管Dl的阴极、电容Cl的另一端、中压PMOS管MPl的源极以及电阻Rl的一端连接在一起并与浮动电压VB连接，LDMOS管丽2的栅极连接第一延时单元的输出端，中压PMOS管MPl的栅极连接电阻Rl的另一端和LDMOS管丽2的漏极，LDMOS管丽2的源极接地；改进后的高压电平移位电路的另一个输入端Voff连接LDMOS管MN3的栅极和第二延时单元的输入端，LDMOS管丽3的源极接地，LDMOS管丽3的漏极与齐纳管D2的阳极、电容C2的一端以及中压PMOS管MP2的漏极连接在一起并作为另一路高压脉冲信号输出端连接至另一路脉冲整形器的输入端，齐纳管D2的阴极、电容C2的另一端、中压PMOS管MP2的源极以及电阻R2的一端连接在一起并与浮动电压VB连接，LDMOS管MN4的栅极连接第二延时单元的输出端，中压PMOS管MP2的栅极连接电阻R2的另一端和LDMOS管MN4的漏极，LDMOS管MN4的源极接地。
[0007]所述第一、第二两个延时单元结构相同，可采用均设有低压PMOS管MPD1、MPD2，NMOS管MND1、MND2，电阻RD1、RD2、电容CD1、CD2和施密特触发器SMTDl，PMOS管MPDl的栅极与NMOS管MNDl的栅极连接，作为延时单元的输入端input，PMOS管MPDl的漏极通过电阻RDl与NMOS管MNDl的漏极、电容CDl的一端以及PMOS管MPD2的栅极和NMOS管MND2的栅极连接在一起，PMOS管MPD2的漏极与电阻RD2的一端、电容CD2的一端以及施密特触发器SMTDl的输入端连接，电阻RD2的另一端连接NMOS管MND2的漏极，NMOS管MND2的源极、电容CD2的另一端以及NMOS管MNDl的源极、电容CDl的另一端连接在一起并与施密特触发器SMTDl的地端均连接至芯片的逻辑地GND，PMOS管MPD1、MPD2的源极与施密特触发器SMTDl的电源端均连接至芯片电源VDD，施密特触发器SMTDl的输出端output作为延时单元的输出端；
所述两路脉冲整形器的结构相同，可采用均设有缓冲级Buffer、PMOS管MPS1、MPS2，NMOS管丽S1、丽S2，电容CSl和施密特触发器SMTS1，改进后的高压电平移位电路的两路高压脉冲信号输出分别经过两路缓冲级Buffer后连接各自的PMOS管MPSl的栅极和NMOS管丽SI的栅极，PMOS管MPSl的漏极与NMOS管丽SI的漏极互连并与电容CSl的一端及施密特触发器SMTSl的输入端连接，施密特触发器SMTSl的输出端连接PMOS管MPS2的栅极和NMOS管丽S2的栅极，PMOS管MPSl和PMOS管MPS2的源极、缓冲级Buffer的电源端以及施密特触发器SMTSl的电源端均连接浮动电压VB，NMOS管丽SI和NMOS管丽S2的源极、电容CSl的另一端以及缓冲级Buffer的地端和施密特触发器SMTSl的地端均连接浮动参考地VS，PMOS管MPS2的漏极与NMOS管丽S2的漏极互连并作为脉冲整形器的输出端，两路脉冲整形器的输出端分别输出置位信号Vset和复位信号Vrst给RS锁存器的S、R输入端，RS锁存器的电源端连接浮动电源VB，RS锁存器的地端连接浮动参考地VS，驱动器的输入端连接RS锁存器的输出端，驱动器的输出端输出信号VOUT驱动外部高侧功率管，驱动器的电源端连接浮动电源VB，驱动器的地端连接浮动参考地NS。[0008]所述改进后的高压电平移位电路中的LDMOS管丽1、丽2和PMOS管MPl、MP2可以分别用耐高压的IGBT管来替代。
[0009]本发明与现有技术相比具有如下优点和显著效果:
(I)可以有效消除共模dv/dt干扰噪声和差模噪声对电路工作状态的影响，同时不影响正常信号的传递。抗噪声的电平移位电路能消除各种情况的共模dv/dt干扰噪声，差模噪声是由工艺不匹配引起的，差模噪声的脉宽很小，可以被整形器中设置的滤波环节消除掉，从而差模噪声也不会影响正常信号的传输。
[0010](2)本发明提出的抗噪声的电平移位电路，能加大允许的负VS电压。普通的高压侧栅驱动电路中，高压电平移位电路的输出电压信号是在VB到地COM的供应范围之内转移，允许的负VS限制值源于高压电平移位电路后面第一级反相器预设定的阈值电压。本发明的抗噪声的电平移位电路将高压电平移位电路的输出电压信号变为VB到VS供应范围之内转移，允许的负VS电压不再由后级反相器的阈值电平所控制，从而大大增加了电路的在负VS下工作的能力。
[0011](3)能有效降低功耗。本发明中的抗噪声的电平移位电路能够消除各种幅度大或小，脉宽宽或窄的共模dv/dt干扰噪声，因此可以通过减小前级电路输出的窄脉冲宽度，缩短高压电平移位电路中LDMOS管的导通时间，从而有效降低功耗。
【专利附图】
【附图说明】
[0012]图1是传统的高压侧栅驱动电路的结构图；
图2是本发明一种可抗噪声干扰的高压侧栅驱动电路的结构图；
图3是本发明中电平移位电路两个相同部分中一个部分的电路图；
图4是本发明电平移位电路中的延时电路一个实施电路图；
图5是本发明脉冲整形电路的一个实施电路图；
图6是示意抗dv/dt噪声的电平移位电路的工作波形图；
图7是本发明中的没有噪声干扰时的工作波形图；
图8是本发明中的有噪声干扰时的工作波形图；
图9是普通的高压栅驱动电路的VS负过冲能力示意图；
图10是本发明的可抗噪声干扰的高压侧栅驱动电路的VS负过冲能力示意图。
【具体实施方式】
[0013]如图1，传统的高压侧栅驱动电路包括高压电平移位电路001、滤波电路002、RS锁存器003、驱动器004。高压电平移位电路将输入的两路低压脉冲信号转换为高压脉冲信号输出，该高压脉冲信号经过滤波电路后进入RS锁存器，RS锁存器的输出接到驱动器，驱动器输出OUT驱动信号控制外部功率管的开关。为了减小功耗及提高电路的可靠性，采用双路窄脉冲的工作方式来驱动高压电平位移电路，且在保证能驱动LDMOS管导通的前提下尽可能减小窄脉冲宽度以降低功耗。其中高压电平移位电路主要用来将低压脉冲信号转换成高压脉冲信号，齐纳管二极管的反向耐压为15-18V，齐纳管二极管D3、齐纳管二极管D4它们将电阻R3、电阻R4上的最大压降限制在15-18V，避免高盆内中低压MOS管栅氧击穿。RS触发器将正常工作的脉冲信号还原为固定周期的方波信号通过驱动器驱动高侧开关管。[0014]如图2，本发明可抗噪声干扰的高压侧栅驱动电路，包括改进的高压电平移位电路
005、007，两路脉冲整形器008、009，RS锁存器010、驱动器011。高压电平移位电路将输入的两路低压脉冲信号转换为高压脉冲信号输出，该高压脉冲信号经过脉冲整形器后进入RS锁存器，RS锁存器的输出接到驱动器，驱动级电路输出VOUT驱动信号控制外部功率管的开关。
[0015]改进的高压电平移位电路包含两个完全相同的部分005和007，其中每个单独的部分由两个LDMOS管，一个延时单元，一个齐纳稳压管，一个电容，一个电阻和一个中压PMOS管构成。即LDMOS管丽1、丽2，第一延时单元006，齐纳稳压管Dl，电容Cl，中压PMOS管MPl和电阻Rl构成电平移位电路的一部分005 ；LDMOS管丽3、MN4，第二延时单元(结构与第一延时单兀006相同，图中未标号)，齐纳稳压管D2,电容C2,中压PMOS管MP2和电阻R2构成电平移位电路的另外一部分007。电平移位电路有两个输入端Von和Voff，输入端Von接LDMOS管丽I的栅和第一延时单元，第一延时单元的输出接至LDMOS管丽2的栅。齐纳管Dl的阴极、电容Cl的下端、中压PMOS管MPl的漏端相连并共同接至LDMOS管丽I的漏极。中压PMOS管的栅端与电阻Rl的下端相连并共同接至LDMOS管MN2的漏极，LDMOS管丽1、丽2的源极都接至地。齐纳管Dl的阳极、电容Cl的上端、中压PMOS管MPl的源端和电阻Rl的上端都接至浮动电压VB。同样，输入端Voff接LDMOS管丽3的栅和第二延时单元，第二延时单元的输出接至LDMOS管MN4的栅。齐纳管D2的阴极、电容C2的下端、中压PMOS管MP2的漏端相连共同接至LDMOS管MN3的漏极。中压PMOS管的栅端与电阻R2的下端相连共同接至LDMOS管丽3的漏极，LDMOS管丽3、MN4的源极都接至地。齐纳管D2的阳极、电容C2的上端 、中压PMOS管MP2的源端和电阻R2的上端都接至浮动电压VB0
[0016]脉冲整形器008的输入端接高压电平移位电路中的LDMOS管丽I的漏端，脉冲整形器009的输入端接高压电平移位电路中的LDMOS管MN3的漏端，整形器的电源端接至浮动电源VB，整形器的地接至浮动参考地NS。整形器008的输出为置位信号￥8的_给RS锁存器010的S输入端，整形器009的输出接为复位信号Vrst_给RS锁存器的R输入端。RS锁存器的电源端接至浮动电源VB，RS锁存器的地接至浮动参考地NS。
[0017]驱动器011可由反相器链构成，用于提供足够的电流驱动能力以驱动功率管的开通与关闭。驱动器器的输入端接至RS锁存器的输出端，驱动器的输出端输出信号VOUT驱动外部高侧功率管。驱动器的电源端接至浮动电源VB，驱动器的地接至浮动参考地VS。
[0018]如图3，以电平移位电路的一部分005为例，两个LDMOS管丽1、丽2栅极的窄脉冲信号被延时单元增加延时。由于延时单元通过设计不同的翻转阈值对脉冲进行处理，使得Von信号经过延时单元后变成脉宽更窄的脉冲信号V’ on，从而减少了 LDMOS导通时间降低了功耗。能抗噪声的LDMOS漏端的齐纳管Dl也可以是多个齐纳管串联的形式。
[0019]V’on信号控制LDMOS管丽2导通，从而在电阻Rl上产生压降，从而使低压PMOS管MPl导通。此时Von已经处于低电平，LDMOS管MNl截止。低压PMOS管MPl导通后为LDMOS管漏端与齐纳管并联的电容Cl提供放电回路。LDMOS管漏端的电容Cl可以是人为设计的电容，也可以是某种器件的极间的寄生电容。
[0020]如图4，两个延时单元结构相同，可采用均设有低压PMOS管MPD1、MPD2，NMOS管MNDUMND2,电阻RDl、RD2、电容CDl、CD2和施密特触发器SMTDl，PMOS管MPDl的栅极与NMOS管MNDl的栅极连接，作为延时单元的输入端input，PMOS管MPDl的漏极通过电阻RDl与NMOS管MNDl的漏极、电容CDl的一端以及PMOS管MPD2的栅极和NMOS管MND2的栅极连接在一起，PMOS管MPD2的漏极与电阻RD2的一端、电容CD2的一端以及施密特触发器SMTDl的输入端连接，电阻RD2的另一端连接NMOS管MND2的漏极，NMOS管MND2的源极、电容CD2的另一端以及NMOS管MNDl的源极、电容CDl的另一端连接在一起并与施密特触发器SMTDl的地端均连接至芯片的逻辑地GND，PMOS管MPD1、MPD2的源极与施密特触发器SMTDl的电源端均连接至芯片电源VDD，施密特触发器SMTDl的输出端output作为延时单元的输出端。通过设计MND1、MPD1，MND2、MPD2的宽长比和SMTDl的翻转阈值，可以对延时后的脉冲宽冲的宽度进行设置。信号从延时单元的输入input端经过两次RC延时网络后再整形得到输出output，脉冲宽度变窄了以降低功耗同时现实了延时功能。
[0021]如图5,每一路脉冲整形电路的输入input_s经过缓冲级Buffer后接入到NMOS管丽SI和PMOS管MPSl的栅极，NMOS管丽SI和PMOS管MPSl的漏极与电容CSl的上端相连并共同接至施密特触发器SMTSl的输入端。电容CSl的下端连接浮动参参考地VS。施密特触发器SMTSl的输出端接至NMOS管MNS2和PMOS管MPS2的栅极，NMOS管MNS2和MPS2的漏相连作为整形模块的输出端output_s。NMOS管MNS1、MNS2的源极，Buffer的地，SMTSl的地都接至高侧浮动参考地VS上；PM0S管MPS1、MPS2的源极，Buffer的电源、SMTSl的电源接至高侧浮动电源VB。Input的输入波形经过脉冲整形,在Output端变成理想的脉冲。
[0022]如图6，是抗dv/dt噪声的电平移位电路的工作波形图。当窄脉冲Von到来时，脉冲幅度为VDD大于LDMOS管MNl开启阈值电压，LDMOS管MNl开启阈值电压。由于存在延时第一单元，V’on还是低电平，因面LDMOS管MN2仍关断，此时齐纳管Dl发生击穿，齐纳管两端的电压给电容Cl充电。由于充电回路时间常数非常小，电容的两端的电压被迅速充电至15V。即图6中，Von波形上升沿对应的VCl波形的下降沿十分陡峭。当窄脉冲Von从高电平变回低电平时，电容Cl没有了放电回路，由于电容两端的电压不突变，电容两端电压维持15V电压。若此时，经过第一延时单元的延时后的V’m高电平到来，窄脉冲幅度为VDD大于LDMOS管丽2开启阈值电压，使LDMOS管丽2导通。电流在电阻Rl上形成压降使电阻Rl下端电压产生低电压脉冲，如图6中VRl波形所示。电阻Rl下端电压产生低电压脉冲达到PMOS管MNPl的开启阈值，则低压PMOS管MPl开启从而为电容Cl提供一条放电回路，此时PMOS管MPl对电容Cl以恒定电流进行放电，电容Cl下端的电压线性上升，如图6中V’ on波形对应的高电平期间，VCl波形的线性上升所示。
[0023]如图7，是本发明中的没有噪声干扰时的工作波形图。结合图6已经分析过的电平移位电路的输出波形。现在将整个电平移位电路在没有噪声干扰时的工作波形示意，窄脉冲Von经过电平移位电路和整形器后，形成边缘陡峭的理想脉冲，由于整形器的供电电压为高侧的浮置电压VB-VS，所以经过整形器处理过后的脉冲Vset幅值为VB-VS，如图7中VSET波形所示。该脉冲接入RS锁存器的置位端；同理窄脉冲Voff经过电平移位电路和整形器后，形成边缘陡峭幅值为VB-VS的理想脉冲，如图7中VRESET波形所示，接入RS锁存器的复位端。经过RS锁存器的锁存作用，将Von和VofT两路窄脉冲还原成对应的宽脉冲信号，脉冲的幅值为VB-VS。经过驱动器后得到幅值为VB-VS，且具有电流驱动能力的脉冲，如图7中Vout的输出波形所示。
[0024]如图8，为本发明中的有噪声干扰时的工作波形图。当芯片正常时，Von、V’ on、Voff、V’off都为低电平时，假设此时由于负载突变使浮动参考VS电位瞬变，在自举电容的作用下形成VB上的dv/dt共模噪声，如图8中，VB的波形所示。如图3所示，高侧电源VB上的dv/dt经过电阻Rl和LDMOS管丽2的漏源电容形成位移电流，该位移电流使电阻Rl下端的电位形成向下的噪声负脉冲，如图8中VRl波形所示。同理高侧电源VB上的dv/dt经过电阻R2会在电阻R2的下端形成噪声负脉冲。如图8中VR2波形所示。由于整形器的输入信号取自电容Cl和C2的下端，而电源VB上的dv/dt噪声在电容Cl和C2的下端不会产生噪声脉冲，如图8中Vcl和Vc2波形所示。由于Vcl和Vc2波形保护不变，所以经过整形器后接入RS锁存器的波形也保持不变。从而RS锁存器的置位端和复位端都不会受dV/dt噪声的影响，使得最终输出信号VOUT不受由于VB上的dv/dt共模噪声影响，即输出信号VOUT也不会dV/dt噪声的影响。如图8中Vset, Vset, VOUT的波形。
[0025]如图9所示，为普通的高压栅驱动电路的VS负电压能力示意图，Vinl是高压电平移位电路的正常窄脉冲输入信号，Vd_l节点相对于地的电压波形是经过传统电平移位电路后的正常输出信号，该信号幅度是受高侧浮置的电源电压VB影响，滤波电路也工作在VB-VS电源电压下。图9中，虚线脉冲是正常情况下Vd_l节点的脉冲电位，该脉冲电位的幅值大于滤波电路的翻转阈值VT。该脉冲在正常情况下能够是被滤波电路识别并处理的正常信号；Vd_l节点的实线脉冲信号是当VS加负电压后Vd_l节点处的电压信号。由于VS为负电压，从而VB相对于地的电压下降，导致Vd_l节点处相对地的电压脉冲幅值达不到后面滤波电路的阈值VT，滤波电路不能正常翻转并处理输入信号，最终导致不能输出正常的驱动信号。所以，传统高压栅驱动电路允许的VS负电压由滤波电路的翻转总阈值VT来决定。
[0026]如图10所示，为本发明的可抗噪声干扰的高压侧栅驱动电路的VS负电压过冲能力示意图。当Von节点处的输入窄脉冲信号经过本文提出的抗噪声脉冲的电平移位电路后，移位后的输出信号摆幅为齐纳管的击穿电压15V，即电平移位后的脉冲相对于VB的幅值为15V。一般情况下设置高侧浮电源VB-VS为15V，那么电平移位后的脉冲一定能够满足高侧逻辑模块的阈值电压VT，即本发明的高压侧栅驱动电路在VS负电压下也同样能够实现信号的识别和处理。故本文提出的高压侧栅驱动电路的VS负过冲能力大大提高。
[0027]以上所述，仅是本发明的较佳实施例，并非对本发明作任何限制，凡是根据本发明技术实质对以上实施例所作的任何简单修改、变更以及等效结构变换，均仍属于本发明技术方案的保护范围内。
【权利要求】
1.一种抗噪声干扰的高压侧栅驱动电路，包括高压电平移位电路、RS锁存器和驱动器，高压电平移位电路将输入的两路低压脉冲信号Vinl和Vin2转换为两路高压脉冲信号输出，两路高压脉冲信号分别经过两路滤波电路处理后进入RS锁存器，RS锁存器的输出至驱动器，驱动器输出VOUT驱动信号控制外部功率管的开关；其特征在于:对高压电平移位电路进行了改进并用两路脉冲整形器替代两路滤波电路； 改进后的高压电平移位电路包含两个完全相同的独立部分，每个独立的部分均包括两个LDMOS管，一个延时单元，一个齐纳稳压管，一个电容，一个电阻和一个中压PMOS管，其中，LDMOS管丽1、丽2，第一延时单元，齐纳稳压管Dl，电容Cl，中压PMOS管MPl和电阻Rl构成改进后的高压电平移位电路的一个部分；LDM0S管MN3、MN4，第二延时单元，齐纳稳压管D2，电容C2，中压PMOS管MP2和电阻R2构成改进后的高压电平移位电路的另外一个部分；改进后的高压电平移位电路的输入端Von连接LDMOS管丽I的栅极和第一延时单元的输入端，LDMOS管丽I的源极接地，LDMOS管丽I的漏极与齐纳管Dl的阳极、电容Cl的一端以及中压PMOS管MPl的漏极连接在一起并作为一路高压脉冲信号输出端连接至一路脉冲整形器的输入端，齐纳管Dl的阴极、电容Cl的另一端、中压PMOS管MPl的源极以及电阻Rl的一端连接在一起并与浮动电压VB连接，LDMOS管丽2的栅极连接第一延时单元的输出端，中压PMOS管MPl的栅极连接电阻Rl的另一端和LDMOS管丽2的漏极，LDMOS管丽2的源极接地；改进后的高压电平移位电路的另一个输入端Voff连接LDMOS管MN3的栅极和第 二延时单元的输入端，LDMOS管丽3的源极接地，LDMOS管丽3的漏极与齐纳管D2的阳极、电容C2的一端以及中压PMOS管MP2的漏极连接在一起并作为另一路高压脉冲信号输出端连接至另一路脉冲整形器的输入端，齐纳管D2的阴极、电容C2的另一端、中压PMOS管MP2的源极以及电阻R2的一端连接在一起并与浮动电压VB连接，LDMOS管MN4的栅极连接第二延时单元的输出端，中压PMOS管MP2的栅极连接电阻R2的另一端和LDMOS管MN4的漏极，LDMOS管MN4的源极接地。
2.根据权利要求1所述的抗噪声干扰的高压侧栅驱动电路，其特征在于:所述第一、第二两个延时单元结构相同，均设有低压PMOS管MPD1、MPD2, NMOS管MND1、MND2,电阻RD1、RD2、电容CDl、CD2和施密特触发器SMTDl，PMOS管MPDl的栅极与NMOS管MNDl的栅极连接，作为延时单元的输入端input，PMOS管MPDl的漏极通过电阻RDl与NMOS管MNDl的漏极、电容CDl的一端以及PMOS管MPD2的栅极和NMOS管MND2的栅极连接在一起，PMOS管MPD2的漏极与电阻RD2的一端、电容CD2的一端以及施密特触发器SMTDl的输入端连接，电阻RD2的另一端连接NMOS管MND2的漏极，NMOS管MND2的源极、电容CD2的另一端以及NMOS管MNDl的源极、电容⑶I的另一端连接在一起并与施密特触发器SMTDl的地端均连接至芯片的逻辑地GND，PMOS管MPD1、MPD2的源极与施密特触发器SMTDl的电源端均连接至芯片电源VDD，施密特触发器SMTDl的输出端output作为延时单元的输出端。
3.根据权利要求1所述的抗噪声干扰的高压侧栅驱动电路，其特征在于:所述两路脉冲整形器的结构相同，均设有缓冲级Buffer、PMOS管MPS1、MPS2，NMOS管丽S1、丽S2，电容CSl和施密特触发器SMTS1，改进后的高压电平移位电路的两路高压脉冲信号输出分别经过两路缓冲级Buffer后连接各自的PMOS管MPSl的栅极和NMOS管丽SI的栅极，PMOS管MPSl的漏极与NMOS管丽SI的漏极互连并与电容CSl的一端及施密特触发器SMTSl的输入端连接，施密特触发器SMTSl的输出端连接PMOS管MPS2的栅极和NMOS管丽S2的栅极，PMOS管MPSl和PMOS管MPS2的源极、缓冲级Buffer的电源端以及施密特触发器SMTSl的电源端均连接浮动电压VB，NM0S管丽SI和NMOS管丽S2的源极、电容CSl的另一端以及缓冲级Buffer的地端和施密特触发器SMTSl的地端均连接浮动参考地VS，PMOS管MPS2的漏极与NMOS管MNS2的漏极互连并作为脉冲整形器的输出端，两路脉冲整形器的输出端分别输出置位信号Vset和复位信号Vrst给RS锁存器的S、R输入端，RS锁存器的电源端连接浮动电源VB，RS锁存器的地端连接浮动参考地VS，驱动器的输入端连接RS锁存器的输出端，驱动器的输出端输出信号VOUT驱动外部高侧功率管，驱动器的电源端连接浮动电源VBdg动器的地端连接浮动参考地VS。
4.根据权利要求1所述的抗噪声干扰的高压侧栅驱动电路，其特征在于:所述改进后的高压电平移位电路中的LDMOS管丽1、丽2和PMOS管MP1、MP2能够分别用耐高压的IGBT管替代 。
【文档编号】H03K19/003GK103762969SQ201410020857
【公开日】2014年4月30日 申请日期:2014年1月17日 优先权日:2014年1月17日
【发明者】孙伟锋, 祝靖, 张允武, 陈健, 易扬波, 陆生礼, 时龙兴 申请人:东南大学