多电压域的高压侧电路及半导体结构、电平移位电路的利记博彩app
【专利摘要】本发明公开了一种多电压域的高压侧电路及半导体结构、电平移位电路，多电压域的高压侧电路中，n个PMOS场效应晶体管均连接同一个高电压，n个NMOS场效应晶体管分别连接第一次高电压～第n次高电压，PMOS场效应晶体管和NMOS场效应晶体管耦合。取该高电压和第一次高电压～第n次高电压之间的差值，即可得到n个电压域。由于采用本发明提供的多电压域的高压侧电路制作的半导体结构只需同一个高电压，只需制作一个N阱，进而只需在N阱四周形成一个N阱隔离层，避免了现有的制作多个N阱和多个N阱隔离层的情况，减小了半导体结构的面积。本发明提供的电平移位电路，采用同一高电压与三个次高电压之间的差值实现多电压域，满足现代集成芯片小型化的要求。
【专利说明】多电压域的高压侧电路及半导体结构、电平移位电路
【技术领域】
[0001]本发明涉及集成电路【技术领域】，更具体地说，涉及一种多电压域的高压侧电路及半导体结构、电平移位电路。
【背景技术】
[0002]目前，当功率集成电路的高压侧需要多个电压域时，通常为提供一个次高电压，以及提供多个彼此独立的高电压，取多个高电压和该一个次高电压的差值，从而得到多个不同的电压域。
[0003]参考图1a所示，为现有的一种多电压域的高压侧电路，包括三个PMOS场效应晶体管和三个NMOS场效应晶体管，将一个PMOS场效应晶体管和一个NMOS场效应晶体管组合为一个单元，分别为第一单元100、第二单元200和第三单元300。其中，第一单元100的PMOS场效应晶体管的源极连接第一高电压Vccl，PMOS场效应晶体管的漏极连接NMOS场效应晶体管的漏极，NMOS场效应晶体管的源极连接次高电压Vss ;第二单元200的PMOS场效应晶体管的源极连接第二高电压Vcc2，PMOS场效应晶体管的漏极连接NMOS场效应晶体管的漏极，NMOS场效应晶 体管的源极连接次高电压Vss ;第三单元300的PMOS场效应晶体管的源极连接第三高电压Vcc3，PMOS场效应晶体管的漏极连接NMOS场效应晶体管的漏极，NMOS场效应晶体管的源极连接次高电压Vss。若第一单元100、第二单元200和第三单元300分别需要不同的电压域时，将第一高电压Vccl、第二高电压Vcc2和第三高电压Vcc3分别取不同的值，VccU Vcc2和Vcc3与Vss之间的差值即为三个不同的电压域。
[0004]但是采用上述连接形式时，使得多电压域的高压侧电路所对应的半导体结构的占用的面积大，不利于缩小集成芯片的面积，无法满足现代集成芯片小型化的要求。
【发明内容】
[0005]有鉴于此，本发明提供一种多电压域的高压侧电路及半导体结构、电平移位电路，缩小了电路对应的半导体结构的占用面积，进而使得集成芯片减小，满足现代集成芯片小型化的要求。
[0006]为实现上述目的，本发明提供如下技术方案:
[0007]一种多电压域的高压侧电路，包括:
[0008]η个PMOS场效应晶体管，所述η个PMOS场效应晶体管均连接同一个高电压，所述η至少为2 ；
[0009]η个NMOS场效应晶体管，所述η个NMOS场效应晶体管分别连接第一次高电压~第η次高电压；
[0010]所述η个PMOS场效应晶体管与所述η个NMOS场效应晶体管--对应耦合，所述
第一次高电压~第η次高电压均不小于零，且所述第一次高电压~第η次高电压均小于所述闻电压。
[0011]优选的，所述η个PMOS场效应晶体管的源极均连接同一个高电压，所述η个NMOS场效应晶体管的源极分别连接第一次高电压?第η次高电压。
[0012]优选的，所述η个PMOS场效应晶体管的漏极分别连接所述η个NMOS场效应晶体管的漏极。
[0013]一种半导体结构，其特征在于，用于实现上述的多电压域的高压侧电路，包括:
[0014]P型硅衬底；
[0015]位于所述P型硅衬底上的N阱；
[0016]位于所述N阱上的η个P阱，所述η至少为2 ；
[0017]所述N阱中形成有η个PMOS场效应晶体管，所述N阱作为所述η个PMOS场效应晶体管的共同衬底，所述N阱用于连接高电压；
[0018]所述η个P阱中分别形成有一个NMOS场效应晶体管，所述P阱作为与其对应的所述NMOS场效应晶体管的衬底，所述η个P阱分别用于连接第一次高电压?第η次高电压，且所述第一次高电压?第η次高电压均不小于零，且所述第一次高电压?第η次高电压均小于所述高电压；
[0019]位于所述N阱四周的N阱隔离层；
[0020]位于所述η个P阱四周的第一 P阱隔离层?第ηΡ阱隔离层。
[0021]优选的，所述第一 P阱隔离层?第ηΡ阱隔离层的厚度均小于所述N阱隔离层的厚度。
[0022]一种电平移位电路，包括:反相器、第二PMOS场效应晶体管、第三PMOS场效应晶体管、第二 NMOS场效应晶体管和第三匪OS场效应晶体管；
[0023]所述反相器的第一连接端、第二 PMOS场效应晶体管的源极和第三PMOS场效应晶体管的源极均连接同一高电压；所述反相器的第二连接端、第二 NMOS场效应晶体管的源极和第三NMOS场效应晶体管的源极分别连接第一次高电压?第三次高电压，所述第一次高电压?第三次高电压均不小于零，所述第二次高电压与第三次高电压相等，且所述第一次高电压?第三次高电压均小于所述高电压；
[0024]所述反相器的输入端与所述第二 PMOS场效应晶体管的栅极相连作为所述电平移位电路的输入端，所述反相器的输出端连接所述第三PMOS场效应晶体管的栅极；
[0025]所述第二 PMOS场效应晶体管的漏极同时连接所述第二 NMOS场效应晶体管的漏极和第三NMOS场效应晶体管的栅极；
[0026]所述第三PMOS场效应晶体管的漏极同时与所述第二 NMOS场效应晶体管的栅极和第三NMOS场效应晶体管的漏极相连作为所述电平移位电路的输出端。
[0027]优选的，所述反相器包括第一 PMOS场效应晶体管和第一 NMOS场效应晶体管；
[0028]所述第一 PMOS场效应晶体管的源极作为所述反相器的第一连接端，所述第一NMOS场效应晶体管的源极作为所述反相器的第二连接端，所述第一 PMOS场效应晶体管的栅极与第一 NMOS场效应晶体管的栅极相连作为所述反相器的输入端，所述第一 PMOS场效应晶体管的漏极与第一 NMOS场效应晶体管的漏极相连作为所述反相器的输出端。
[0029]与现有技术相比，本发明所提供的技术方案具有以下优点:
[0030]本发明所提供的多电压域的高压侧电路及半导体结构、电平移位电路，多电压域的高压侧电路中，η个PMOS场效应晶体管均连接同一个高电压，η个NMOS场效应晶体管分别连接第一次高电压?第η次高电压，PMOS场效应晶体管和匪OS场效应晶体管耦合。其中，取该高电压和第一次高电压?第η次高电压之间的差值，即可得到η个电压域。第一次高电压?第η次高电压取不同值，η个电压域即为不同值。根据该电路的结构制作的半导体结构，包括N讲，以及位于N阱上的η个P阱,η个PMOS场效应晶体管形成于N阱上,η个NMOS场效应晶体管分别形成于η个P阱上，N阱作为η个PMOS场效应晶体管的衬底接入高电压，η个P阱分别作为η个NMOS场效应晶体管的衬底接入第一次高电压?第η次高电压，该半导体结构实现了上述多电压域的高压侧电路。
[0031]由于采用本发明提供的多电压域的高压侧电路制作的半导体结构只需同一个高电压，只需制作一个N阱即可，进而只需在N阱四周形成一个N阱隔离层，避免了现有的制作多个N阱和多个N阱隔离层的情况，减小了半导体结构的面积，进而减小了集成芯片的面积，满足现代集成芯片小型化的要求。
[0032]同样的，本发明提供的电平移位电路，采用同一高电压与三个次高电压之间的差值实现多电压域，其对应的集成芯片面积小，满足现代集成芯片小型化的要求。
【专利附图】
【附图说明】
[0033]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0034]图1a为现有的一种多电压域的高压侧电路的连接示意图；
[0035]图1b-图1c为为图1a中电路提供多电压域的高压侧电路对应的半导体结构示意图；
[0036]图2a为本申请实施例提供的一种多电压域的高压侧电路的连接示意图；
[0037]图2b-图2c为为图2a中电路提供多个电压域的高压侧电路对应的半导体结构示意图；
[0038]图3为本申请实施例提供的一种电平移位电路的电路图。
【具体实施方式】
[0039]正如【背景技术】所述，采用现有的多电压域的高压侧电路的连接形式时，使得多电压域的高压侧电路所对应的半导体结构的占用的面积大，不利于缩小集成芯片的面积，无法满足现代集成芯片小型化的要求。发明人研究发现，造成这种缺陷的原因主要有采用现有的多电压域的高压侧电路的连接形式时，其对应的半导体结构需要制作多个N阱，因此多个N阱需要多个N阱隔离层，使半导体结构占用面积大，进而不利于缩小集成芯片的面积，无法满足现代集成芯片小型化的要求。
[0040]具体的参考图1b-1c所示，图1b为为图1a所示多电压域的高压侧电路对应的半导体结构的俯视图，图1c为图1b中沿AA’的切面图，包括P型硅衬底1，位于P型硅衬底I上的第一N阱11、第二N阱12和第三N阱13，多电压域的高压侧电路由于需具有耐高压性，通常将其作在P型衬底上的N阱中，而N阱又是PMOS场效应晶体管的衬底。当多电压域的高压侧电路中的PMOS场效应晶体管接不同的电压时，则这些PMOS场效应晶体管具有不同掺杂浓度的衬底，即需要在P型衬底上制作多个N阱来形成这些PMOS场效应晶体管。还包括分别位于第一 N阱11、第二 N阱12和第三N阱13上的第一 P阱14、第二 P阱15和第三P阱16，第一 N阱11、第二 N阱12和第三N阱13四周分别形成有第一 N阱隔离层111~第三N阱隔离层131，第一 P阱14、第二 P阱15和第三P阱16分别形成有第一 P阱隔离层141~第三P隔离层161。
[0041]其中，第一 N阱11~第三N阱13分别形成有一个PMOS场效应晶体管，第一 P阱14~第三P阱16分别形成有一个NMOS场效应晶体管，第一 N阱11、第二 N阱12和第三N阱13分别作为PMOS场效应晶体管的衬底，分别连接第一高电压Vccl、第二高电压Vcc2和第三高电压Vcc3 ;第一 P阱14~第三P阱16分别作为NMOS场效应晶体管的衬底同时连接同一次高电压Vss。
[0042]现有的半导体结构包括多个N阱，且第一 N阱11、第二 N阱12和第三N阱13四周分别设有一较厚的第一 N阱隔离层111~第三N阱隔离层131来实现高压器件和低压器件之间的隔离，因此采用图1a中的多电压域的高侧压电路的连接形式，其制作的半导体结构面积大，不利于集成芯片的小型化。
[0043]基于此，本发明提供了一种多电压域的高压侧电路，以克服现有技术存在的上述问题，包括:
[0044]η个PMOS场效应晶体管，所述η个PMOS场效应晶体管均连接同一个高电压，所述η至少为2 ；
[0045]η个NMOS场效应晶体管，所述η个NMOS场效应晶体管分别连接第一次高电压~第η次高电压；
[0046]所述η个PMOS场效应晶体管与所述η个NMOS场效应晶体管--对应耦合，所述
第一次高电压~第η次高电压均不小于零，且所述第一次高电压~第η次高电压均小于所述闻电压。
[0047]本发明还提供了一种半导体结构，用于实现上述多电压域的高压侧电路，包括:
[0048]P型硅衬底；
[0049]位于所述P型硅衬底上的N阱；
[0050]位于所述N阱上的η个P阱，所述η至少为2 ；
[0051]所述N阱中形成有η个PMOS场效应晶体管，所述N阱作为所述η个PMOS场效应晶体管的共同衬底，所述N阱用于连接高电压；
[0052]所述η个P阱中分别形成有一个NMOS场效应晶体管，所述P阱作为与其对应的所述NMOS场效应晶体管的衬底，所述η个P阱分别用于连接第一次高电压~第η次高电压，且所述第一次高电压~第η次高电压均不小于零，且所述第一次高电压~第η次高电压均小于所述高电压；
[0053]位于所述N阱四周的N阱隔离层；
[0054]位于所述η个P阱四周的第一 P阱隔离层~第ηΡ阱隔离层。
[0055]本发明还提供了一种电平移位电路，包括:反相器、第二 PMOS场效应晶体管、第三PMOS场效应晶体管、第二 NMOS场效应晶体管和第三NMOS场效应晶体管；
[0056]所述反相器的第一连接端、第二 PMOS场效应晶体管的源极和第三PMOS场效应晶体管的源极均连接同一高电压；所述反相器的第二连接端、第二 NMOS场效应晶体管的源极和第三NMOS场效应晶体管的源极分别连接第一次高电压~第三次高电压，所述第一次高电压?第三次高电压均不小于零，所述第二次高电压与第三次高电压相等，且所述第一次高电压?第三次高电压均小于所述高电压；
[0057]所述反相器的输入端与所述第二 PMOS场效应晶体管的栅极相连作为所述电平移位电路的输入端，所述反相器的输出端连接所述第三PMOS场效应晶体管的栅极；
[0058]所述第二 PMOS场效应晶体管的漏极同时连接所述第二 NMOS场效应晶体管的漏极和第三NMOS场效应晶体管的栅极；
[0059]所述第三PMOS场效应晶体管的漏极同时与所述第二 NMOS场效应晶体管的栅极和第三NMOS场效应晶体管的漏极相连作为所述电平移位电路的输出端。
[0060]本发明所提供的多电压域的高压侧电路及实现该电路的半导体结构、电平移位电路，多电压域的高压侧电路中，η个PMOS场效应晶体管均连接同一个高电压，η个NMOS场效应晶体管分别连接第一次高电压?第η次高电压，PMOS场效应晶体管和NMOS场效应晶体管耦合。其中，取该高电压和第一次高电压?第η次高电压之间的差值，即可得到η个电压域。第一次高电压?第η次高电压取不同值，η个电压域即为不同值。实现该电路的半导体结构，包括N阱，以及位于N阱上的η个P阱，η个PMOS场效应晶体管形成于N阱上，η个NMOS场效应晶体管分别形成于η个P阱上，N阱作为η个PMOS场效应晶体管的衬底接入高电压，η个P阱分别作为η个NMOS场效应晶体管的衬底接入第一次高电压?第η次高电压，该半导体结构实现了上述多电压域的高压侧电路。
[0061]由于采用本发明提供的多电压域的高压侧电路制作的半导体结构只需同一个高电压，只需制作一个N阱即可，进而只需在N阱四周形成一个N阱隔离层即可，避免了现有的制作多个N阱和多个N阱隔离层的情况，减小了半导体结构的面积，进而减小了集成芯片的面积，满足现代集成芯片小型化的要求。
[0062]同样的，本发明提供的电平移位电路，采用同一高电压与三个次高电压之间的差值实现多电压域，其对应的集成芯片面积小，满足现代集成芯片小型化的要求。
[0063]以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0064]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0065]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0066]本实施例提供了一种多电压域的高压侧电路，包括η个PMOS场效应晶体管,所述η个PMOS场效应晶体管均连接同一个高电压，所述η至少为2 ；η个NMOS场效应晶体管，所述η个NMOS场效应晶体管分别连接第一次高电压?第η次高电压；所述η个PMOS场效应晶体管与所述η个NMOS场效应晶体管一一对应耦合，所述第一次高电压?第η次高电压均不小于零，且所述第一次高电压?第η次高电压均小于所述高电压。
[0067]其中，所述η个PMOS场效应晶体管的源极均连接同一个高电压，所述η个NMOS场效应晶体管的源极分别连接第一次高电压?第η次高电压。所述η个PMOS场效应晶体管的漏极分别连接所述η个NMOS场效应晶体管的漏极。[0068]参考图2a所示，为本身请实施例提供的一种多电压域的高压侧电路示意图，其中，η为3。包括第一 PMOS场效应晶体管Ρ1、第二 PMOS场效应晶体管Ρ2和第三PMOS场效应晶体管Ρ3，第一 NMOS场效应晶体管N1、第二 NMOS场效应晶体管Ν2和第三NMOS场效应晶体管Ν3。
[0069]第一 PMOS场效应晶体管Pl、第二 PMOS场效应晶体管Ρ2和第三PMOS场效应晶体管Ρ3的源极连接同一高电压Vcc，第一 NMOS场效应晶体管N1、第二 NMOS场效应晶体管N2和第三NMOS场效应晶体管N3的源极分别连接第一次高电压Vssl、第二次高电压Vss2和第三次高电压Vss3。
[0070]第一 PMOS场效应晶体管Pl、第二 PMOS场效应晶体管P2和第三PMOS场效应晶体管P3的漏极分别与第一 NMOS场效应晶体管N1、第二 NMOS场效应晶体管N2和第三NMOS场效应晶体管N3的漏极相连。第一 PMOS场效应晶体管P1、第二 PMOS场效应晶体管P2、第三PMOS场效应晶体管P3、第一 NMOS场效应晶体管N1、第二 NMOS场效应晶体管N2和第三NMOS场效应晶体管N3的栅极分别输入控制信号。其中，高电压Vcc分别和第一次高电压Vssl、第二次高电压Vss2和第三次高电压Vss3之间的差值即为第一电压域、第二电压域和第三电压域。
[0071]需要说明的是，次高电压均为独立的，但是当需要两个电压域的电压值相同时，其对应的两个支路也可以接入同一次高电压，同样的，需要更多的电压域的电压值相同时，均可连接同一次高电压，但是高电压固定不变。
[0072]本申请实施例提供了一种半导体结构，用于实现上述实施例提供的多电压域的高压侧电路，包括:
[0073]P型硅衬底；位于所述P型硅衬底上的N阱；位于所述N阱上的η个P讲，所述η至少为2 ;所述N阱中形成有η个PMOS场效应晶体管，所述N阱作为所述η个PMOS场效应晶体管的共同衬底，所述N阱用于连接高电压；所述η个P阱中分别形成有一个NMOS场效应晶体管，所述P阱作为与其对应的所述NMOS场效应晶体管的衬底，所述η个P阱分别用于连接第一次高电压?第η次高电压，且所述第一次高电压?第η次高电压均不小于零，且所述第一次高电压?第η次高电压均小于所述高电压；位于所述N阱四周的N阱隔离层；位于所述η个P阱四周的第一 P阱隔离层?第ηΡ阱隔离层。
[0074]参考图2b?2c所示，图2b为图1a提供的多电压域的高压侧电路对应的半导体结构俯视图，图2c为图2b中半导体结构俯视图沿AA’方向的切面图。
[0075]半导体结构包括P型硅衬底21，位于P型硅衬底21上的N阱22、以及位于N阱22上的第一 P阱23、第二 P阱24和第三P阱25。其中，N阱22上形成有三个PMOS场效应晶体管(图中未画出)，N阱22作为三个PMOS场效应晶体管共同的衬底，用于连接高电压Vcc。
[0076]第一 P阱23、第二 P阱24和第三阱25分别形成有一个NMOS场效应晶体管(图中未画出)，为第一 NMOS场效应晶体管、第二 NMOS场效应晶体管和第三NMOS场效应晶体管，第一 P阱23、第二 P阱24和第三P阱25分别作为第一 NMOS场效应晶体管、第二 NMOS场效应晶体管和第三NMOS场效应晶体管的衬底，依次用于连接第一次高电压VssU第二次高电压Vss2和第三次高电压Vss3。需要说明的是，PMOS场效应晶体管的漏极和与其对应的NMOS场效应晶体管的漏极之间可以直接采用导体连通以达到耦合；另外，PMOS场效应晶体管的漏极和与其对应的NMOS场效应晶体管的漏极之间还可以连接其他元器件，通过元器件使两者之间导通以达到耦合。
[0077]位于N阱22四周形成有N阱隔离层26，第一 P阱23?第三P阱25四周形成的第一 P阱隔离层231?第三P阱隔离层251，且本实施例提供的半导体结的第一 P阱23?第三P阱25四周形成的第一 P阱隔离层231?第三P阱隔离层251。需要说明的是，N阱隔离层和P阱隔离层只是表达分别对应N阱和P阱的位置关系以及名称，N阱隔离层和P阱隔离层的材料均与现有技术相同。
[0078]本实施例提供的半导体结构用于实现上述实施例提供的多电压域的高压侧电路，只需要有一个N阱22，因此只需在该一个N阱22四周形成一较厚的N阱隔离层26来实现高压器件和低压器件之间的隔离。因此相对于现有的多电压域的高压侧电路而制作的半导体结构，本实施例提供的半导体结构明显减小了面积，进而减小集成芯片的面积。
[0079]本申请实施例还具体提供了一种电平移位电路，参考图3所示，为本实施例提供的电平移位电路的电路图，包括:反相器31、第二 PMOS场效应晶体管P2、第三PMOS场效应晶体管P3、第二 NMOS场效应晶体管N2和第三NMOS场效应晶体管N3。
[0080]其中，所述反相器31的第一连接端、第二 PMOS场效应晶体管P2的源极和第三PMOS场效应晶体管P3的源极均连接同一高电压Vcc ;所述反相器31的第二连接端、第二NMOS场效应晶体管N2的源极和第三NMOS场效应晶体管N3的源极分别连接第一次高电压Vssl?第三次高电压Vss3,所述第一次高电压Vssl?第三次高电压Vss3均不小于零，所述第二次高电压Vss2与第三次高电压Vss3相等，且所述第一次高电压Vssl?第三次高电压Vss3均小于所述高电压Vcc ；
[0081]所述反相器31的输入端与所述第二 PMOS场效应晶体管P2的栅极相连作为所述电平移位电路的输入端，所述反相器31的输出端连接所述第三PMOS场效应晶体管P3的栅极；
[0082]所述第二 PMOS场效应晶体管P2的漏极同时连接所述第二 NMOS场效应晶体管N2的漏极和第三NMOS场效应晶体管N3的栅极；
[0083]所述第三PMOS场效应晶体管P3的漏极同时与所述第二 NMOS场效应晶体管N2的栅极和第三NMOS场效应晶体管N3的漏极相连作为所述电平移位电路的输出端。
[0084]本实施例提供的电平移位电路的工作原理为:
[0085]若电平移位电路的输入信号为低电平时，输入信号至反相器31和第二 PMOS场效应晶体管P5，反相器31输出高电平至第三PMOS场效应晶体管P6，第三PMOS场效应晶体管P6截止；而第二 PMOS场效应晶体管P5导通输出高电平至第三NMOS场效应晶体管N8，第三NMOS场效应晶体管N8输出低电平，第二 NMOS场效应晶体管N7截止，而电平移位电路输出低电平。
[0086]当输入信号发生跳变为高电平时，输入信号至反相器31和第二 PMOS场效应晶体管P5，第二 PMOS场效应晶体管P5截止，反相器31输出低电平至第三PMOS场效应晶体管P6，第三PMOS场效应晶体管P6导通输出高电平，第二 NMOS场效应晶体管N7导通，而平移位电路输出高电平。
[0087]本实施例提供的所述反相器31包括第一 PMOS场效应晶体管Pl和第一 NMOS场效应晶体管NI。
[0088]所述第一 PMOS场效应晶体管Pl的源极作为所述反相器31的第一连接端，所述第一 NMOS场效应晶体管NI的源极作为所述反相器31的第二连接端，所述第一 PMOS场效应晶体管Pl的栅极与第一 NMOS场效应晶体管NI的栅极相连作为所述反相器31的输入端，所述第一 PMOS场效应晶体管Pl的漏极与第一 NMOS场效应晶体管NI的漏极相连作为所述反相器31的输出端。
[0089]本申请实施例所提供的多电压域的高压侧电路及半导体结构、电平移位电路，多电压域的高压侧电路中，η个PMOS场效应晶体管均连接同一个高电压，η个NMOS场效应晶体管分别连接第一次高电压?第η次高电压，PMOS场效应晶体管和NMOS场效应晶体管耦合。其中，取该高电压和第一次高电压?第η次高电压之间的差值，即可得到η个电压域。第一次高电压?第η次高电压取不同值，η个电压域即为不同值。根据该电路的结构制作的半导体结构，包括N阱，以及位于N阱上的η个P阱，η个PMOS场效应晶体管形成于N阱上，η个NMOS场效应晶体管分别形成于η个P阱上，N阱作为η个PMOS场效应晶体管的衬底接入高电压，η个P阱分别作为η个NMOS场效应晶体管的衬底接入第一次高电压?第η次高电压，该半导体结构实现了上述多电压域的高压侧电路。
[0090]由于采用本发明提供的多电压域的高压侧电路制作的半导体结构只需同一个高电压，只需制作一个N阱即可，进而只需在N阱四周形成一个N阱隔离层即可，避免了现有的制作多个N阱和多个N阱隔离层的情况，减小了半导体结构的面积，进而减小了集成芯片的面积，满足现代集成芯片小型化的要求。
[0091]同样的，本发明提供的电平移位电路，采用同一高电压与三个次高电压之间的差值实现多电压域，其对应的集成芯片面积小，满足现代集成芯片小型化的要求。
[0092]对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【权利要求】
1.一种多电压域的高压侧电路，其特征在于，包括: η个PMOS场效应晶体管，所述η个PMOS场效应晶体管均连接同一个高电压，所述η至少为2 ； η个NMOS场效应晶体管，所述η个NMOS场效应晶体管分别连接第一次高电压~第η次闻电压； 所述η个PMOS场效应晶体管与所述η个NMOS场效应晶体管--对应耦合，所述第一次高电压~第η次高电压均不小于零，且所述第一次高电压~第η次高电压均小于所述高电压。
2.根据权利要求1所述的多电压域的高压侧电路，其特征在于，所述η个PMOS场效应晶体管的源极均连接同一个高电压，所述η个NMOS场效应晶体管的源极分别连接第一次高电压~第η次高电压。
3.根据权利要求1所述的多电压域的高压侧电路，其特征在于，所述η个PMOS场效应晶体管的漏极分别连接所述η个NMOS场效应晶体管的漏极。
4.一种半导体结构，其特征在于，用于实现权利要求1~3所述的任意一项所述的多电压域的高压侧电路，包括: P型硅衬底； 位于所述P型硅衬底上的N阱； 位于所述N阱上的η个P阱，所述η至少为2 ； 所述N阱中形成有η个PMOS场效应晶体管，所述N阱作为所述η个PMOS场效应晶体管的共同衬底，所述N阱用于连接高电压； 所述η个P阱中分别形成有一个NMOS场效应晶体管，所述P阱作为与其对应的所述NMOS场效应晶体管的衬底，所述η个P阱分别用于连接第一次高电压~第η次高电压，且所述第一次高电压~第η次高电压均不小于零，且所述第一次高电压~第η次高电压均小于所述高电压； 位于所述N阱四周的N阱隔离层； 位于所述η个P阱四周的第一 P阱隔离层~第ηΡ阱隔离层。
5.根据权利要求4所述的半导体结构，其特征在于，所述第一P阱隔离层~第ηΡ阱隔离层的厚度均小于所述N阱隔离层的厚度。
6.一种电平移位电路，其特征在于，包括:反相器、第二 PMOS场效应晶体管、第三PMOS场效应晶体管、第二 NMOS场效应晶体管和第三NMOS场效应晶体管； 所述反相器的第一连接端、第二 PMOS场效应晶体管的源极和第三PMOS场效应晶体管的源极均连接同一高电压；所述反相器的第二连接端、第二 NMOS场效应晶体管的源极和第三NMOS场效应晶体管的源极分别连接第一次高电压~第三次高电压，所述第一次高电压~第三次高电压均不小于零，所述第二次高电压与第三次高电压相等，且所述第一次高电压~第三次高电压均小于所述高电压； 所述反相器的输入端与所述第二 PMOS场效应晶体管的栅极相连作为所述电平移位电路的输入端，所述反相器的输出端连接所述第三PMOS场效应晶体管的栅极； 所述第二 PMOS场效应晶体管的漏极同时连接所述第二 NMOS场效应晶体管的漏极和第三NMOS场效应晶体管的栅极；所述第三PMOS场效应晶体管的漏极同时与所述第二 NMOS场效应晶体管的栅极和第三NMOS场效应晶体管的漏极相连作为所述电平移位电路的输出端。
7.根据权利要求6所述的电平移位电路，其特征在于，所述反相器包括第一 PMOS场效应晶体管和第一 NMOS场效应晶体管； 所述第一 PMOS场效应晶体管的源极作为所述反相器的第一连接端，所述第一 NMOS场效应晶体管的源极作为所述反相器的第二连接端，所述第一 PMOS场效应晶体管的栅极与第一 NMOS场效应晶体管的栅极相连作为所述反相器的输入端，所述第一 PMOS场效应晶体管的漏极与第一 NMOS场效应 晶体管的漏极相连作为所述反相器的输出端。
【文档编号】H03K19/0185GK103546144SQ201310532782
【公开日】2014年1月29日 申请日期:2013年10月31日 优先权日:2013年10月31日
【发明者】游步东, 金津 申请人:矽力杰半导体技术(杭州)有限公司