用于存储信息的系统和方法
【专利摘要】本发明涉及用于存储信息的系统和方法。实施例涉及能够减少或消除偏移误差的多触点传感器装置及其操作方法。在实施例中，传感器装置可以包括三个或更多的触点，并且多个这样的传感器装置可以组合。在实施例中传感器装置可以包括霍尔传感器装置，诸如垂直霍尔装置，或者其它传感器类型。可以实施用于多触点传感器装置的操作模式，多触点传感器装置提供对常规的自旋电流原理的显著的修改和改进，包括减少的残余偏移。
【专利说明】用于存储信息的系统和方法
【技术领域】
[0001 ] 本发明一般地涉及集成电路并且更具体地涉及通过集成电路传感器装置来存储校准和其它信息。
【背景技术】
[0002]传感器装置经常需要在内部存储信息或数据以供传感器在特定时间或在特定事件发生时使用。例如，磁场传感器经常生成并存储校准信息以在启动或一些其它时间使用。
[0003]然而，如果传感器装置经历重置事件或失电，可能丢失这个存储的信息。回到磁场传感器的示例，这些传感器经常用在机动车应用(诸如燃料喷射和其它引擎系统)中，其中它们可能暴露于显著的电磁干扰、与引擎启动和停止或其它源相关的电压尖峰、或其它电力中断。这些中断可能引起供应线电压降到传感器必要的最小值以下，即使达非常短的时间段，从而引起传感器重置和电流校准信息丢失。这是不期望的，因为传感器的冷启动需要校准程序，校准程序花费额外的时间并且不能考虑到在实际操作条件期间获得的校准信息，实际操作条件能捕获例如温度和从启动起或通常随着时间变化的其它实时特性。
[0004]相关的问题是校准信息的损坏。如果当失电或重置发生时传感器正在写入到存储器，则信息可能仍然被写入到存储器，但是那个信息可能是不完全的或损坏的。即使在电力中断之后传感器能够保持信息(诸如通过使用外部电容器作为电力源)，传感器不能知道信息是不可靠的或未损坏的。使用那个信息可能在传感器中导致降低的性能或错误，出于明显的原因这是不期望的。
【发明内容】
[0005]实施例涉及用于在传感器中可靠地存储信息的系统和方法。
[0006]在实施例中，集成电路包括:第一存储器部分，配置为存储信息和有效性位；第二存储器部分，配置为存储信息和有效性位；以及电路，包括耦合到第一存储器部分的第一错误检测电路、耦合到第二存储器部分的第二错误检测电路、和耦合到第一和第二存储器部分两者的慢重置电路，其中如果第一错误检测电路检测到错误，则第一存储器部分被重置，如果第二错误检测电路检测到错误，则第二存储器部分被重置，并且如果慢重置电路检测到错误，则第一和第二存储器部分被重置。
[0007]在实施例中，方法包括:将第一存储器部分的有效性位设置为第一值；将数据写入到第一存储器部分；将第一存储器部分的有效性位设置为第二值；将第二存储器部分的有效性位设置为第一值；将数据写入到第二存储器部分；以及将第二存储器部分的有效性位设置为第二值。
[0008]在实施例中，装置包括信息贮存器电路，信息贮存器电路包括:第一存储器部分，配置为存储信息和有效性位；第二存储器部分，配置为存储信息和有效性位；以及电路，包括耦合到第一存储器部分的第一错误检测电路、耦合到第二存储器部分的第二错误检测电路、和耦合到第一和第二存储器部分两者的慢重置电路，其中如果第一错误检测电路检测到错误，则第一存储器部分被重置，如果第二错误检测电路检测到错误，则第二存储器部分被重置，并且如果慢重置电路检测到错误，则第一和第二存储器部分被重置；并且装置还包括操作电路，操作电路配置为使用存储在第一或第二存储器部分中的至少一个中的信息。
【专利附图】
【附图说明】
[0009]连同附图考虑到后面的本发明各种实施例的详细描述，可以更完全地理解本发明，其中:
图1是根据实施例的包括信息贮存器电路的装置的方框图。
[0010]图2是图1的信息贮存器电路的电路方框图。
[0011]图3是根据实施例的贮存时间对温度的曲线图。
[0012]图4是图1和2的存储器部分的方框图。
[0013]图5是根据实施例的写入定时图。
[0014]图6是根据实施例的写入过程的流程图。
[0015]尽管本发明适用于各种修改和替代形式，但是其细节已通过示例的方式在附图中示出并且将详细地描述。然而，应当理解的是，意图不将本发明限制于所描述的具体实施例。相反的，意图是覆盖落入如由所附权利要求限定的本发明精神和范围内的所有修改、等价物和替代方案。
【具体实施方式】
[0016]实施例涉及在传感器或其它装置中可靠地存储信息。在一个实施例中，信息贮存器电路包括独立的、冗余存储器部分和错误检测电路。电路可以与存储器写入程序协作操作，存储器写入程序利用有效性位并且顺序地写入到冗余存储器部分的一个或另一个以便存储器部分中的至少一个具有有效的并且本身能被识别的数据。
[0017]参见图1，描绘了装置100的方框图。一般地，装置100是具有用于执行其(一个或多个)功能的操作电路102的功能装置。操作电路102可以包括微控制器和装置100 —般操作必要的其它电路。例如，在实施例中装置100可以包括传感器，诸如磁场传感器、电流传感器、温度传感器、加速度传感器或某一其它类型的传感器，其中操作电路102包括传感器电路。在其它实施例中，装置100可以包括某一其它装置，诸如电压调节器；换能器，诸如磁的或压力；信号路径；数字控制；输出驱动器；或集成电路装置的其它部件。在这里为了方便，将在磁场传感器装置的背景下讨论装置100，但是这个讨论不被认为是限制性的或者不被限制到磁场传感器装置。
[0018]装置100还包括信息贮存器电路104。信息贮存器电路104可以用在装置100内以存储由操作电路102在操作期间所利用的信息，诸如校准数据、输出值或其它信息。在实施例中，电路104还可以用于证实存储于其中的信息是否是有效的。例如，一些磁场传感器装置在操作期间存储校准信息，并且如果装置100被重置、重启、经历电力尖峰或崩溃，或者如果影响装置100规则操作的一些其它事件发生，那个信息能被操作电路102使用。在实施例中使用那个存储的信息能够实现更快的重启以及更准确和可靠的操作，而不使用默认信息或等待采集新的信息(在实施例中如果为了适当启动而需要该信息，等待采集新的信息可能是不可能的)。然而，如果那个存储的信息是无效的(因为当失电或其它事件发生时其正在被写入到存储器106或108，或者由于某一其它原因)，在装置100内可能发生额外的错误。因此，信息贮存器电路104还能够在存储的信息被操作电路102使用之前证实存储的信息是否是有效的。
[0019]在实施例中，信息贮存器电路104包括冗余存储器部分106和108以及错误检测电路110。在实施例中存储器部分106和108可以一个或多个包括锁存器、寄存器或其它适合的存储器电路。错误检测电路110包括重置电路，重置电路实现确定是否失电事件已超过最大时间使得为信息可靠地存储在存储器部分106和108中所需要的最小必要电压已消散。如果因为电压电平已下降太多，存储在存储器部分106和108中的信息不再能够认为是可靠的，则重置电路能够重置存储器部分106和108。
[0020]参见图2，更详细地描绘了信息贮存器电路104的实施例。在图2的实施例中，每个存储器部分106和108包括一组锁存器，该组锁存器在图4中被更详细地描绘并且将在下面被讨论。每个存储器部分106和108分别地耦合到其自己的电压供应域VDDLl和VDDL2。在实施例中VDDLl和VDDL2处的电压可以诸如根据应用变化。例如，在外部供应电压是大约3.5V、大约12V、大约48V、或其它实施例中的某一其它电压电平的情况下，在实施例中VDDLl和VDDL2可以是大约2.5V到大约3.5V。每个供应域VDDLl和VDDL2分别地包括电容器112和114，用于存储能量和在对装置100的短掉电或其它失电期间供应电力到其相应的存储器部分106和108。在一个实施例中，每个电容器112和114包括60pF的集成电容器，但是在其它实施例中电容器112和114的大小能够变化。在实施例中，在失电期间例如更大的电容器112和114将一般地增加贮存时间并且因此能够变化，但是更大的电容器将一般地在成本和面积上更昂贵。每个供应域VDDLl和VDDL2通过开关116和118也耦合到经调节的电力供应VDDR。在一个实施例中，每个开关116和118包括晶体管，诸如nMOS晶体管。开关116和118由装置100的模拟重置控制。因此，只要VDDR在重置阈值之上，VDDLl和VDDL2就耦合到VDDR。如果VDDR下降到重置阈值之下，VDDLl和VDDL2将通过开关116和118与VDDR断开并且仅经由电容器112和114被供应电力。
[0021]当VDDLl和VDDL2，以及因此的存储器部分106和108，分别地经由内部晶体管的漏电流放电时，在其期间存储在存储器部分106和108中的信息维持可靠的时间随温度增加指数地减少。例如参见图3，其是来自一个测试实施方式的贮存时间对温度的曲线图。如能被看到的，贮存时间(这里以微秒测量)通常随温度增加而减少，并且大约150摄氏度开始迅速地减少。因为期望更好地监控存储器部分106和108依靠于电容器112和114供电达到的时间长度以更好地确定存储的信息是否是可靠的，并且鉴于操作特性、环境和影响装置100的其它因素，温度难以控制，所以电路104还包括慢重置电路120。慢重置电路120包括并联连接的电容器122和电阻器124。在一个实施例中，电容器122大约20pF并且电阻器124大约3兆欧姆(ΜΩ )，但是在其它实施例中这些值可以变化。电阻器124起放电电阻的作用，以便当电容器122通过耦合到模拟重置的开关126与VDDR断开时，电容器122开始通过电阻器124放电。电阻器124的放电时间比电容器112和114的放电时间随温度较少变化，使得能够根据通过电阻器124从电容器122已放电的电力更好地监控经过的时间。在装置100的下一个启动，比较器128 (诸如施密特触发器)用于感测电容器122处的电压电平并且将那个电压与阈值比较。如果电压在阈值(诸如在实施例中大约1.0到大约1.2V)之下，则已超过在其期间信息能够可靠地存储在存储器部分106和108中的时间，并且存储器部分106和108分别地经由OR (或)门130和132被重置，同时VDDLl和VDDL2再连接到VDDR。借助于下降边缘延迟(在下面关于包括下降边缘延迟电路131和133的实施例讨论)重置脉冲长度被增加，因此重置信号是可靠的。然后电容器122以及电容器112和114被再充电。在其它实施例中由比较器128使用的电压阈值可以变化，从而基于电路104的技术、应用和/或其它组件更低或更高。
[0022]除了耦合到比较器128，OR门130和132每个也分别地耦合到其它比较器134和136，每个与存储器部分106和108中的一个相关联。在实施例中比较器134和136也可以是施密特触发器。这些比较器134和136可以被视为实施失败安全模式，类似于比较器128:在失电或其它事件后面的下一个启动，比较器134和136可以分别地用于感测VDDLl和VDDL2处的电压，并且如果电压在阈值之下，存储器部分106和108将被重置。因为OR门130和132每个分别地耦合到比较器134或136，并且耦合到128，所以在相应的存储器部分106或108处的重置将重置那个存储器部分106或108。来自慢重置电路120的重置(如在图2中能被看到的)将重置存储器部分106和108两者。AND (与)门135和137也用作保护以避免能被视为重置存储器部分106或108的重置信号的寄生尖峰。
[0023]在实施例中电路104还包括下降边缘延迟电路131和133。在实施例中，电路131和133可以用于生成更清洁的脉冲形状(但是是可选的)。在实施例中，重置脉冲可以是大约10ns，其可能不足够可靠地触发重置。电路131和133延长脉冲，或者延迟下降边缘，以便生成更可靠的重置脉冲。例如,在实施例中电路131和133能够把重置脉冲的长度从大约IOns增加到大约50ns。AND门135和137分别地耦合在电路131和133之间(或者在其中省略电路131和133的实施例中分别地耦合在OR门130和132之间)并且耦合到模拟重置，以便只要模拟重置信号为低，在每个重置部分处的与存储器部分106相关联或与存储器部分108相关联的重置就将触发那个存储器部分106或108的重置，因为来自芯片重置功能的模拟重置起门控信号的作用，从而只要模拟重置为低就禁用来自比较器134、136和/或128的任何可能的重置。
[0024]还参见图4，描绘了存储器部分106的一个实施例。尽管仅描绘了存储器部分106，但是一般存储器部分108将是相同的。在各个实施例中，存储器部分106和108 —般将具有与彼此相同的结构，尽管那个结构可能不同于图3的实施例中描绘的结构。在图3中，存储器部分106包括一组三个锁存器138、140和142。锁存器138和142存储信息位，并且锁存器140存储错误检测或有效性位。在实施例中锁存器138、140和142的具体的数量、布置和数据贮存器配置可以不同于被描绘为图3中的示例的那样。在实施例中如果耦合到彼此以及耦合到模拟重置的每个门控管脚为高，则锁存器138、140和142可以仅被写入。每个锁存器138、140和142还包括写入使能，分别描绘为Offset_enable、Valid_enable和Outval_enable。每个锁存器138、140和142的写入使能和门控管脚耦合到AND门144、146和 148。
[0025]在实施例中，唯一的写入程序与电路104 —起使用以可靠地将信息写入到存储器部分106和108并且将信息存储在存储器部分106和108中。写入程序确保有效数据存储在存储器部分106和108的至少一个中，对装置100可用，即使在对一个或另一个的写入过程期间发生重置。参见图5和6，在A (图5)和202 (图6)处，存储器部分106的有效性位设置为O。然后在204处信息被写入到存储器部分106，但是信息不是有效的直到完成写入。在B和206处，存储器部分106的有效性位设置为1，意味着成功写入被完成并且存储在存储器部分106中的信息在B处开始是有效的。在C和208处，存储器部分108的有效性位设置为0，并且在210处信息被写入到存储器部分108。在实施例中，B和C之间经过的时间大约为几微秒或更少，但是在其它实施例中这可能变化。在D和212处，存储器部分108的有效性位设置为1，意味着成功写入被完成并且存储在存储器部分106中的信息在D处开始是有效的。然后，过程可以从202开始重复自己。
[0026]因此，有效数据在存储器部分106和108的至少一个中应当一直存在，通过那个存储器部分的有效性位是本身可识别的。信息一次仅被写入到一个存储器部分106或108，并且如果在写入期间发生掉电或其它中断，则那个存储器部分106或108的有效性位将不是有效的。其将是O或者处于亚稳定状态(既非O也非I)中。在亚稳定状态中，锁存器140的内部节点在O和I之间，其将引起电容112或118迅速放电，在下一个启动由施密特触发器134或136触发重置。如果有效性位是0，则在下一个启动通过装置100中的数字逻辑将检测该有效性位，并且那个存储器部分106或108重置，并且将使用来自另一个存储器部分106或108的信息。这个顺序的写入程序确保存储器部分106或108中的一个将具有有效数据用于在装置100的下一个启动时使用。
[0027]由此实施例提供装置、集成电路、系统和方法用于可靠地存储信息和用于确定信息是否由于经过的时间或出于某一其它原因而不再是可靠的。实施例包括冗余存储器部分并且利用唯一的写入程序以确保有效数据在至少一个存储器部分中存在。由此，实施例提供对可靠信息的一致访问，实现装置的更快启动、重启、校准和其它操作。
[0028]在这里已描述了系统、装置和方法的各种实施例。这些实施例仅通过示例的方式给出并且不意图限制本发明的范围。而且，应当了解的是，已描述的实施例的各个特征可以以各种方式组合以产生许多额外的实施例。而且，虽然已描述用于公开的实施例的各种材料、尺寸、形状、配置和位置等，但是在不超过本发明范围的情况下，可以利用除公开的这些之外的其它。
[0029]相关领域的普通技术人员将认识到，本发明可以包括比在上面描述的任何个体实施例中说明的更少的特征。在这里描述的实施例不旨在穷举地呈现本发明的各个特征可以以其组合的方式。因此，实施例不是特征的互斥组合；相反地，本发明能够包括选自不同个体实施例的不同个体特征的组合，如本领域普通技术人员理解的。而且，即使当在这样的实施例中没有描述，关于一个实施例描述的元件也能够在其它实施例中实施，除非另外注释。尽管在权利要求中从属权利要求可以涉及与一个或多个其它权利要求的特定组合，但是其它实施例也能够包括从属权利要求与每个其它从属权利要求的主题的组合，或者一个或多个特征与其它从属或独立权利要求的组合。在这里提出这样的组合，除非陈述了特定的组合不是预期的。而且，还意图包括在任何其它独立权利要求中的权利要求的特征即使这个权利要求不直接从属于该独立权利要求。
[0030]限制通过引用上面文档的任何合并以便与在这里明确公开内容相反的主题不被合并。进一步限制通过引用上面文档的任何合并以便包括在文档中的权利要求不通过引用被合并在这里。再进一步限制通过引用上面文档的任何合并以便在文档中提供的任何定义不通过引用合并在这里，除非明白地包括在这里。
[0031]出于解释本发明权利要求的目的，明白的意图是不援引35 U.S.C的第112节第6段的条文除非在权利要求中 叙述了特定的术语“用于…的装置”或“用于…的步骤”。
【权利要求】
1.一种集成电路，包括: 第一存储器部分，配置为存储信息和有效性位； 第二存储器部分，配置为存储信息和有效性位；以及 电路，包括耦合到第一存储器部分的第一错误检测电路、耦合到第二存储器部分的第二错误检测电路、和耦合到第一和第二存储器部分两者的慢重置电路，其中如果第一错误检测电路检测到错误，则第一存储器部分被重置，如果第二错误检测电路检测到错误，则第二存储器部分被重置，并且如果慢重置电路检测到错误，则第一和第二存储器部分被重置。
2.根据权利要求1的集成电路，其中所述错误是电力中断。
3.根据权利要求1的集成电路，其中所述慢重置电路包括与电阻器并联耦合的电容器。
4.根据权利要求3的集成电路，其中所述电路进一步包括比较器，所述比较器耦合到慢重置电路并且配置为将所述电容器处的电压与阈值相比较，并且其中由所述慢重置电路检测到的所述错误是在电容器处的电压小于阈值。
5.根据权利要求4的集成电路，其中所述比较器包括施密特触发器。
6.根据权利要求1的集成电路，其中第一错误检测电路和第二错误检测电路中的每个包括电容器和比较器，其中所述比较器配置为将在所述电容器处的电压与阈值相比较，并且其中由第一或第二错误检测电路检测到的错误是所述电压小于阈值。
7.根据权利要求1的集成电路，其中第一和第二存储器部分中的每个包括锁存器组。
8.根据权利要求7的集成电路，其中每个锁存器组配置为存储信息和有效性位。
9.根据权利要求1的集成电路，其中第一和第二存储器部分是冗余的。
10.根据权利要求9的集成电路，其中数据被顺序地写入到第一和第二存储器部分，并且其中当写入正在发生时第一和第二存储器部分中的每个的有效性位设置为低，以及当写入完成时设置为高。
11.根据权利要求10的集成电路，其中所述电路配置为当存储在那个存储器部分中的有效性位在启动时不是有效的时重置对应的第一或第二存储器部分。
12.根据权利要求1的集成电路，进一步包括:第一和第二下降边缘延迟电路，分别地耦合在第一和第二存储器部分与第一和第二错误检测电路之间并且配置为延迟重置第一或第二存储器部分的重置脉冲的下降边缘。
13.—种方法,包括: 将第一存储器部分的有效性位设置为第一值； 将数据写入到第一存储器部分； 将第一存储器部分的有效性位设置为第二值； 将第二存储器部分的有效性位设置为第一值； 将数据写入到第二存储器部分；以及 将第二存储器部分的有效性位设置为第二值。
14.根据权利要求13的方法，进一步包括: 检查第一和第二存储器部分的有效性位；以及 使用来自具有所述第二值的有效性位的第一或第二存储器部分的数据。
15.根据权利要求14的方法，进一步包括如果第一或第二存储器部分具有不是第二值的有效性位，则重置第一或第二存储器部分。
16.根据权利要求13的方法，进一步包括: 感测第一电容器上的第一电压； 将所述第一电压与第一阈值比较；以及 如果第一电压在第一阈值之下则重置第一和第二存储器部分。
17.根据权利要求16的方法，进一步包括: 感测耦合到第一存储器部分的第二电容器上的第二电压； 将所述第二电压与第二阈值比较； 如果第二电压在第二阈值之下则重置第一存储器部分； 感测耦合到第二存储器部分的第三电容器上的第三电压； 将所述第三电压与第三阈值比较；以及 如果第三电压在第三阈值之下则重置第二存储器部分。
18.一种装置，包括: 信息贮存器电路，包括:
第一存储器部分，配置为存储信息和有效性位；
第二存储器部分，配置为存储信息和有效性位；以及电路，包括耦合到第一存储器部分的第一错误检测电路、耦合到第二存储器部分的第二错误检测电路、和耦合到第一和第二存储器部分两者的慢重置电路，其中如果第一错误检测电路检测到错误，则第一存储器部分被重置，如果第二错误检测电路检测到错误，则第二存储器部分被重置，并且如果慢重置电路检测到错误，则第一和第二存储器部分被重置；以及 操作电路，配置为使用存储在第一或第二存储器部分中的至少一个中的信息。
19.根据权利要求18的装置，其中所述装置包括传感器。
20.根据权利要求19的装置，其中所述信息包括校准信息。
21.根据权利要求18的装置，其中所述装置包括半导体装置，并且信息包括数据。
【文档编号】H03K19/00GK103730169SQ201310481300
【公开日】2014年4月16日 申请日期:2013年10月15日 优先权日:2012年10月15日
【发明者】M-A.伊奥内斯库, R-C.米亚尔图, R.米赫斯库 申请人:英飞凌科技股份有限公司