肖特基晶体管的驱动电路的利记博彩app
【专利摘要】公开了一种肖特基晶体管的驱动电路，该肖特基晶体管的驱动电路包括：输出端子，连接到肖特基晶体管的栅极；基准晶体管，以与肖特基晶体管相同的方式形成；电阻器，连接在第一电源线与基准晶体管的栅极之间；电压生成器，用于将等于或低于在电阻器与基准晶体管之间的第一节点处的电压的电压供给到第二节点；以及开关元件，用于响应于输入到输入端子的信号将第二节点处的电压传送到输出端子。
【专利说明】肖特基晶体管的驱动电路【技术领域】
[0001]本文所讨论的实施例涉及一种肖特基(Schottky)晶体管的驱动电路。
【背景技术】
[0002]作为一种类型的HEMT (高电子迁移率晶体管)的肖特基GaN (氮化镓)晶体管可以实现闻输出和闻速操作，并且因此肖特基GaN晶体管被用在执行闻速开关的开关电路、电力电路等中。
[0003][专利文献I]日本公开专利公布第2011-101217号
[0004][专利文献2]日本公开专利公布第2010-109322号
【发明内容】
[0005]本实施例的目的是提供一种肖特基晶体管的驱动电路，该肖特基晶体管的驱动电路能够与击穿电压的差异无关地发挥肖特基晶体管的驱动性能并且避免开关操作中的延迟。
[0006]根据所公开的技术的一个方面，提供了一种肖特基晶体管的驱动电路，该肖特基晶体管的驱动电路包括:输入端子，用于接收所输入的信号；输出端子，连接到肖特基晶体管的栅极；第一电源线；第二 电源线，具有低于第一电源线的电位；基准晶体管，该基准晶体管以与肖特基晶体管相同的方式形成，该基准晶体管的源极和漏极中的至少一个连接到第二电源线；电阻器，连接在第一电源线与基准晶体管的栅极之间；电压生成器，连接到在电阻器与基准晶体管的栅极之间的第一节点，并且用于将等于或低于第一节点处的电压的电压供给到第二节点；以及开关元件，用于响应于输入到输入端子的信号将第二节点处的电压传送到输出端子。
[0007]根据上述的肖特基晶体管的驱动电路，可以与击穿电压的差异无关地发挥肖特基晶体管的驱动性能并且避免开关操作中的延迟。
【专利附图】
【附图说明】
[0008]图1是示出了肖特基GaN晶体管的示例的横截面图；
[0009]图2是不出了肖特基GaN晶体管的漏电流特性的图；
[0010]图3是示出了为了抑制击穿而将电阻器连接到肖特基晶体管的栅极的示例的图；
[0011]图4是示出了根据实施例的肖特基晶体管的驱动电路的图；
[0012]图5是示出了基准晶体管的漏电流特性和电阻器的电流-电压特性的图；
[0013]图6是示出了驱动信号生成器和电压生成器的具体示例的图；
[0014]图7是示出了根据第二实施例的肖特基晶体管的驱动电路的图；以及
[0015]图8是不出了将GaN晶体管和驱动电路形成在同一半导体芯片上的不例的图，其为描绘了将四个基准晶体管放置在半导体芯片的四个角的状态的图。具体实施方案
[0016]在对实施例进行描述之前，下面将说明用于帮助理解实施例的序言。
[0017]图1是示出了肖特基GaN晶体管的示例的横截面图。
[0018]图1中所示的肖特基GaN晶体管包括衬底11、形成在衬底11上的缓冲层12、形成在缓冲层12上的电子渡越层13以及形成在电子渡越层13上的电子供给层14。
[0019]源极电极15和漏极电极16彼此分离地形成在电子供给层14上。接触层17和栅极电极18堆叠在电子供给层14在源极电极15与漏极电极16之间的部分上。
[0020]例如，肖特基GaN晶体管可以使用硅(Si)衬底作为衬底11。例如，缓冲层12是通过对AlN (氮化铝)和GaN进行堆叠而形成的。同时，电子渡越层13由未掺杂的GaN形成，而电子供给层14由AlGaN (氮化铝镓)形成。此外，接触层17由p型GaN形成，而源极电极15、漏极电极16以及栅极电极18由金属(诸如Ni (镍)、Ti (钛)、A1 (铝)、Pt (钼)或Au(金))形成。
[0021]图2是示出了肖特基GaN晶体管(在下文中简称为“GaN晶体管”)的漏电流特性的图，在图2中水平轴指示栅极电压Ve并且垂直轴指示栅极电流I,。
[0022]为了减小GaN晶体管的导通电阻，优选的是将栅极电压Ve设置为尽可能地高。然而，如图2中所示，当栅极电压Ve超过一定的电压时，从栅极流向源极的栅极电流Ie (在下文中也称为“漏电流”)增加。触发这样的栅极电流Ie的增加的电压被称为击穿电压。
[0023]这样的GaN晶体管在击穿电压方面展现出相对地大的差异。例如，存在具有8.0V的击穿电压的晶体管，并且存在具有7.8V的击穿电压的另一晶体管。由于这个原因，将GaN晶体管的栅极电压设置为具有余量的低电平。
[0024]然而，将栅极电压设置为低电平导致了在高的导通电阻下进行操作。因此，未充分地发挥肖特基GaN晶体管的驱动性能。此外，在高的导通电阻下进行操作引起了大量热量的生成，其导致了浪费电力。
[0025]当如图3中将电阻器Re连接在GaN晶体管21的栅极与输入端子(节点)22之间时，在击穿发生时大的漏电流流入电阻器Re，由此依照漏电流发生电压降落。因此，当击穿发生时，要被施加到栅极的电压变得低于被供给到输入端子22的电压。注意，图3中的电阻器&示意性地示出了连接到GaN晶体管21的负载。
[0026]例如，假定具有7.8V的击穿电压的GaN晶体管和具有8.0V的击穿电压的GaN晶体管被用作图3中的GaN晶体管21。
[0027]当等于或大于7.8V但是小于8.0V的电压被施加到输入端子22时，击穿发生在具有7.8V的击穿电压的GaN晶体管中，由此大量的漏电流流入电阻器结果，栅极电压减少了与由电阻器Re所引起的电压降落相对应的量，并且因此抑制了击穿。
[0028]同时，在具有8.0V的击穿电压的GaN晶体管的情况下，当低于8.0V的电压被施加到输入端子22时，没有击穿发生，并且栅极电压变为等于输入端子22处的电压。
[0029]换言之，通过将电阻器Re连接在输入端子22与GaN晶体管21的栅极之间可以获得与减小GaN晶体管21的击穿电压的差异等效的效果。
[0030]例如，将电阻器Re的电阻值设置为等于或高于依照下面的公式(I)所计算出的值。在此，Vei是被供给到电阻器Re的电压的最大值，Ve2是GaN晶体管21的击穿电压(Vei)Ve2),以及Ie是在击穿发生时流入栅极的电流。[0031]Rg= (Vg1-Vg2)/Ig (I)
[0032]如上所述，通过将电阻器Re连接在输入端子22与GaN晶体管21的栅极之间，可以吸收GaN晶体管21的击穿电压的差异并且可以发挥GaN晶体管21的驱动性能。然而，在这种情况下，由于用作为负载的电阻器Re使得信号的上升变慢，并且在开关操作中发生延迟。
[0033]下面的实施例描述了肖特基晶体管的驱动电路，该肖特基晶体管的驱动电路能够与击穿电压的差异无关地发挥肖特基晶体管的驱动性能并且避免开关操作中的延迟。
[0034](第一实施例)
[0035]图4是示出了根据实施例的肖特基晶体管的驱动电路的图。
[0036]根据实施例的肖特基晶体管的驱动电路30包括驱动信号生成器31、M0S晶体管32和33、电压生成器34、电阻器Re以及基准晶体管35。
[0037]输入端子22连接到驱动信号生成器31的输入侧，并且从驱动信号生成器31输出第一驱动信号Voutl和第二驱动信号Vout2。第一驱动信号Voutl被传送到MOS晶体管32的栅极，同时第二驱动信号Vout2被传送到MOS晶体管33的栅极。例如，要被输入到输入端子22的信号IN是经受了脉宽调制(PWM)的信号。
[0038]MOS晶体管32和33串联连接在节点N2与低电位电源线Vss之间。同时，在MOS晶体管32与MOS晶体管33之间的节点N3经由输出端子23连接到GaN晶体管21的栅极。在此，MOS晶体管32和MOS晶体管33是开关元件的示例。
[0039]高电位电源线Vddl上的电压被设置为高于GaN晶体管21的击穿电压的电压。在此，GaN晶体管21的击穿电压被设置为8V，而高电位电源线Vddl上的电压被设置为10V。
[0040]电压生成器34连接在高电位电源线Vddl与节点N2之间。同时，电阻器Re连接在高电位电源线Vddl与节点NI之间。
[0041]节点NI连接到电压生成器34的输入端，并且还连接到基准晶体管35的栅极。电压生成器34将节点N2处的电压保持为等于或略低于节点NI处的电压。
[0042]基准晶体管35是以与GaN晶体管21相同的方式形成的。因此，基准晶体管35和GaN晶体管21具有相同的结构。因此，基准晶体管35的击穿电压等于或基本上等于GaN晶体管21的击穿电压。优选的是将基准晶体管35和GaN晶体管21形成在同一半导体芯片上。
[0043]基准晶体管35的源极连接到低电位电源线Vss，同时基准晶体管35的漏极为开路。在此，基准晶体管35的漏极可以连接到低电位电源线Vss。
[0044]同时，GaN晶体管21的源极连接到低电位电源线Vss。同时，负载&连接在GaN晶体管21的漏极与高电位电源线Vdd之间。例如，高电位电源线Vdd上的电压被设置为20V。
[0045]在本实施例中，通过上述公式(I)确定电阻器Re的电阻值。注意，在这种情况下，高电位电源线Vddl上的电压被指定为Vei，基准晶体管35的击穿电压被指定为Ve2，并且当击穿发生时流入基准晶体管35的栅极的电流被指定为Ie。
[0046]图5是示出了基准晶体管35的漏电流特性(实线a)和电阻器Rg的电流-电压特性(虚线b)的图，在图5中水平轴指示电压并且垂直轴指示电流。在此，假定基准晶体管35的击穿电压为8V。
[0047]如图5中的实线a所示，当电压超过击穿电压时基准晶体管35 (GaN晶体管)上的栅极电流增加。
[0048]另一方面，当节点NI处的电压等于OV时流入电阻器Re的电流变为最大，并且当节点NI处的电压等于IOV时流入电阻器Re的电流变为O。此外，如图5中的虚线b所示，当节点NI处的电压在OV与IOV之间时，电流依照节点NI处的电压线性地变化。在图4所示的驱动电路30的情况中，在图5中的实线a与虚线b相交的点处，节点NI处的电压保持平衡。
[0049]图6是示出了驱动信号生成器31和电压生成器34的具体示例的图。
[0050]例如，如图6中，驱动信号生成器31包括用于生成所输入的信号IN的反相信号的反相器31a。被供给到输入端子22的信号IN或直接输出或通过缓冲器(未示出)等输出作为第一驱动信号Voutl。同时，由反相器31a生成的反相信号输出作为第二驱动信号Vout2。
[0051]例如，如图6中，电压生成器34包括MOS晶体管34a，MOS晶体管34a的源极连接到高电位电源线Vddl，MOS晶体管34a的漏极连接到节点N2，以及MOS晶体管34a的栅极连接到节点NI。当MOS晶体管34a的阈值电压被表示为Vth时，节点N2处的电压变得比节点NI处的电压低了阈值电压Vth。
[0052]下面将描述根据本实施例的肖特基晶体管的驱动电路30的操作。
[0053]如前所述，被供给到高电位电源线Vddl的电压是高于基准晶体管35的击穿电压的电压。由于这个原因，如果给定的电压(IOV)被供给到高电位电源线Vddl，则基准晶体管35击穿。
[0054]但是，如参照图4所描述地，当基准晶体管35击穿时，大的电流流入电阻器Re并且基准晶体管35的栅极电压减少了与由电阻器Re所引起的电压降落相对应的量，由此抑制了击穿并且基准晶体管35保持平衡。
[0055]如前所述，电压生成器34将节点N2处的电压保持为等于或略低于节点NI处的电压的电压。在下文中节点N2处的电压将被称为V’。
[0056]在此，当被输入到输入端子22的信号IN处于电平“H”时，从驱动信号生成器31所输出的第一驱动信号Voutl处于电平“H”，并且从驱动信号生成器31所输出的第二驱动信号Vout2处于电平“L”。因此，MOS晶体管32导通，同时MOS晶体管33截止。结果，电压V’经由MOS晶体管32被施加到GaN晶体管21的栅极并且GaN晶体管21导通。
[0057]电压V’是可以抑制基准晶体管35的击穿的电压，并且基准晶体管35的击穿电压几乎等于GaN晶体管21的击穿电压。由于这个原因，如果电压V’被施加到GaN晶体管21的栅极，则GaN晶体管21不击穿。
[0058]同时，在输入端子22与GaN晶体管21的栅极之间或在节点N2与GaN晶体管21之间不存在可以引起信号延迟的元件(诸如电阻器)。结果，基本上在与所输入的信号IN上升的同一时间GaN晶体管21导通，并且在开关操作中存在非常小的延迟。
[0059]另一方面，当将被供给到输入端子22的信号IN设置为电平“L”时，MOS晶体管32截止，同时MOS晶体管33导通。因此，GaN晶体管21的栅极电压变为等于低电位电源线Vss的电压(0V)，由此GaN晶体管21截止。
[0060]如上所述，在本实施例中，通过使用电阻器Re、基准晶体管35、以及电压生成器34，生成了可以抑制GaN晶体管21的击穿的电压V’。因此，可以与击穿电压的差异无关地避免击穿的发生并且发挥GaN晶体管21的驱动性能。[0061]此外，在本实施例中，因为在输入端子22与GaN晶体管21的栅极之间不存在可以引起信号延迟的元件(诸如电阻器)，所以GaN晶体管21可以执行高速的开关。
[0062]如前所述，可以通过使用硅衬底来形成GaN晶体管。因此，可以将GaN晶体管(以及基准晶体管)、M0S晶体管以及其它元件(诸如电阻器)形成在同一硅衬底上并且集成在一个芯片上。在这种情况下，可以减少使用GaN晶体管的电子装置的组件数量和成本，并且可以减小元件之间的距离。结果，可以预期到额外的效果，该效果包括减少寄生阻抗和减少开关时的瞬时振荡(ringing)。
[0063](第二实施例)
[0064]图7是示出了根据第二实施例的肖特基晶体管的驱动电路的图。在图7中，通过相同的附图标记表示与图4中的组成部分相同的组成部分并且将省略其详细描述。注意，在图7中省略了图4中示出的GaN晶体管21和负载
[0065]如图7所示，本实施例包括四个基准晶体管35a、35b、35c和35d。基准晶体管35a、35b,35c以及35d的栅极连接到节点NI，并且基准晶体管35a、35b、35c和35d的源极连接到低电位电源线Vss。同时，基准晶体管35a、35b、35c和35d的漏极为开路。
[0066]基准晶体管35a、35b、35c和35d中的每个基准晶体管具有与GaN晶体管21相同的结构。在此，将基准晶体管35a、35b、35c和35d以及GaN晶体管21形成在同一衬底上，并且将GaN晶体管21和驱动电路集成在一个芯片上。另外，如图8所示，基准晶体管35a、35b、35c和35d被放置在半导体芯片40的四个角上，在该半导体芯片40上形成有驱动电路30。
[0067]由于这个原因，期望GaN晶体管21的击穿电压在基准晶体管35a、35b、35c和35d的击穿电压的最低值与最高值之间的范围中。
[0068]当给定的电压(IOV)被供给到高电位电源线Vddl时，基准晶体管35a、35b、35c和35d之中具有最低击穿电压的基准晶体管成为第一个击穿的基准晶体管。然后，与流入已经击穿的基准晶体管的电流相同的电流流入电阻器Re，并且因此确定了节点NI处的电压。
[0069]当输入信号IN处于电平“H”时，被施加到GaN晶体管21的栅极的电压是等于或略低于节点NI处电压的电压。此外，如上所述，在本实施例中，依赖于形成在半导体芯片40的四个角上的基准晶体管35a、35b、35c和35d之中具有最低击穿电压的基准晶体管确定节点NI处的电压。由于这个原因，本实施例可以比第一实施例更可靠地防止GaN晶体管的击穿。
【权利要求】
1.一种肖特基晶体管的驱动电路，包括: 输入端子，用于接收所输入的信号； 输出端子，连接到所述肖特基晶体管的栅极； 第一电源线； 第二电源线，具有低于所述第一电源线的电位； 基准晶体管，所述基准晶体管以与所述肖特基晶体管相同的方式形成，所述基准晶体管的源极和漏极中的至少一个连接到所述第二电源线； 电阻器，连接在所述第一电源线与所述基准晶体管的栅极之间； 电压生成器，连接到在所述电阻器与所述基准晶体管的栅极之间的第一节点，并且用于将等于或低于所述第一节点处的电压的电压供给到第二节点；以及 开关元件，用于响应于输入到所述输入端子的所述信号将所述第二节点处的电压传送到所述输出端子。
2.根据权利要求1所述的肖特基晶体管的驱动电路，其中， 所述电压生成器由MOS晶体管形成， 所述MOS晶体管的源极连接到所述第一电源线， 所述MOS晶体管的漏极连接到所述第二节点，以及 所述MOS晶体管的栅极连接到所述第一节点。
3.根据权利要求1或2所述的肖特基晶体管的驱动电路，其中，所述基准晶体管和所述肖特基晶体管形成在一个半导体芯片上。
4.根据权利要求1或2所述的肖特基晶体管的驱动电路，包括: 多个所述基准晶体管，其中 所述基准晶体管彼此分离地放置在一个半导体芯片上。
5.根据权利要求1或2所述的肖特基晶体管的驱动电路，其中，所述电阻器的电阻值Re被设置为等于或大于通过公式Re= (Vg1-Vg2)/Ig所获得的值，其中，Vei是所述第一电源线上的电压，Vg2是所述基准晶体管的击穿电压，以及Ie是当击穿发生时经由所述电阻器流入所述基准晶体管的栅极的电流。
【文档编号】H03K17/04GK103701446SQ201310445212
【公开日】2014年4月2日 申请日期:2013年9月25日 优先权日:2012年9月27日
【发明者】竹前義博 申请人:富士通半导体股份有限公司