专利名称：Cmos迟滞过温保护电路的利记博彩app
技术领域：
本发明涉及实现的具有迟滞特性的过温保护电路，适合集成在电源管理芯片等局部功耗较大、结温较高对芯片性能较大影响的电路中进行迟滞过温保护。
背景技术：
随着集成电路技术的广泛应用及集成度不断增加，集成电路芯片的功耗不断提高，使芯片局部温升过快，影响芯片电路的性能，甚至对芯片产生永久性的损害。为了保护芯片免受高温的损坏，一方面可以采用低电源电压和低功耗电路设计技术，另一方面是在芯片内部设置温度传感器，进行过温保护。当芯片温度超过一定值就关断芯片电路主要功耗器件的工作，让芯片降温，避免烧坏芯片。传统过热保护电路分两个部分实现，第一部分是先用温度传感器检测芯片的内部温度，把温度信号转变成电信号，第二部分是通过比较器与将检测到的电信号与参考信号进行比较，如果超过参考值就输出相反的电压信号，使后续电路停止正常工作。过热保护电路中迟滞电路的作用是改变比较器的翻转阈值电压，从而防止功率器件在翻转点频繁开启和关断，提高工作的可靠性，对温度工作的迟滞特性一般是通过施密特触发器实现。
发明内容
为了克服现有的过温保护电路结构复杂、元器件数目较多的不足，本发明提供一种电路结构简单、无需比较器和施密特触发器、元器件数目较少的能用CMOS工艺集成的迟滞过温保护电路。本发明解决其技术问题所采用的技术方案是:一种CMOS迟滞过温保护电路，包括由PNP晶体管QO、电阻R2、电阻R3、电阻R4和PMOS开关管Mll组成的核心过温控制电路I，PMOS开关管Mll栅电压为保护电路输出电压Vout，所述PMOS开关管Mll与电阻R4并联，并联的一端接电源电压，并联的另一端与所述电阻R3 —端相连，所述电阻R3的另一端与PNP晶体管的基极相连，所述PNP晶体管QO的发射极与电源电压相连，所述PNP晶体管QO的集电极与所述电阻R2的一端相连，所述电阻R2的另一端与地电压相连。作为优选的一种方案:所述迟滞过温保护电路还包括共源共栅恒流产生支路2，由电阻Rl，NMOS晶体管Ml，NMOS晶体管M2，NMOS晶体管M3，NMOS晶体管M4，NMOS晶体管M5和NMOS晶体管M6组成。所述电阻Rl的一端与电源相连，所述电阻Rl的另一端与NMOS晶体管Ml的漏端相连，所述NMOS晶体管Ml的漏端、栅端并联，并与所述NMOS晶体管M2和所述NMOS晶体管M5的栅端相连，所述NMOS晶体管Ml的源端与所述NMOS晶体管M3的漏端相连，所述NMOS晶体管M3的漏端、栅端并联，并与所述NMOS晶体管M4和所述NMOS晶体管M6的栅端相连，所述NMOS晶体管M2的漏端与电源相连，所述NMOS晶体管M2的源端与所述NMOS晶体管M4的漏端相连，所述NMOS晶体管M5的源端与所述NMOS晶体管M6的漏端相连，所述NMOS晶体管M3、M4、M6的源端分别接地，所述NMOS晶体管M5的漏端作为支路2的输出端与所述PNP晶体管QO的基极相连。作为优选的另一种方案:所述迟滞过温保护电路还包括一个输出信号电平控制支路3，由PMOS晶体管M7，PMOS晶体管M9，NMOS晶体管M8和NMOS晶体管MlO组成，所述PMOS晶体管M7、NM0S晶体管M8的栅端相连，并与PNP晶体管的集电极相连，所述PMOS晶体管M7的漏端与所述PMOS开关管Mll的漏端相连，所述PMOS晶体管M7的漏端与所述NMOS晶体管M8的漏端相连，并与所述PMOS晶体管M9和所述NMOS晶体管MlO的栅端并连，所述NMOS晶体管M8的源端接地，所述PMOS晶体管M9的源端与电源相连，所述PMOS晶体管M9的漏端与所述NMOS晶体管MlO的漏端相连，并与所述PMOS开关管Mll的栅端相连，形成Vout输出端，所述NMOS晶体管的源端接地。本发明的技术构思为:将晶体管BE结阈值电压的温度特性和MOS管开关特性应用于过温保护电路中，使它们成为新的迟滞过温保护电路(如图1所示)。迟滞过温控制电路主要由双极型晶体管Q0，电阻R2、R3、R4和PMOS开关MOS管Ml I组成，通过控制所述PMOS开关管Mll的闭合和断开起到迟滞过温保护的功能。其特征如下:Q0为过温保护主回路中的温度敏感器件，它的基极和集电极分别与电阻R2、R3的一端相连，通过电阻R3、R4组成晶体管QO的BE结偏置电路，根据芯片温度变化，BE结的阈值电压变化，根据BE结偏置电压和阈值电压的大小决定晶体管QO的导通和关断，从而改变电阻R2上输出电压VR2的高低电平控制。需特别说明的是，适用于双极型过温保护电路的晶体管QO为PNP型晶体管。为了获得过温保护电路的迟滞特性，在电路输出端与过温保护回路之间增加一电压反馈支路，输出端电压的高低电平控制PMOS管Ml I的导通和截止，改变QO的BE结的偏置电压的大小，提供两个不同的阈值电压，从而实现过温保护电路的迟滞特性。为了获得理想的输出高低电平，在电阻R2输出与电路输出之间加了两级反相缓冲电路，由MOS管M7、M8、M9、M10组成(如图1所示)。为了获得稳定的偏置电流10，采用cascode级联结构提高输出电路来增加电流的稳定性，由MOS管M1、M2、M3、M4、M5、M6和电阻Rl组成(如图1所示)。本发明的有益效果主要表现在:本发明提出的CMOS过温保护电路具有迟滞过温保护功能，电路结构简单，元器件数目较少，不需要比较器和施密特触发器等功能电路，芯片温度超过T2后，电路输出高电平关断信号，芯片温度降到T1后，电路输出低电平开通信号，迟滞范围T2-T1，且芯片关断、开启温度根据电路设计参数可调。非常适合集成在电源管理、LED驱动等芯片中。
图1是CMOS迟滞过温保护电路原理2是CMOS迟滞过温保护电路仿真曲线
具体实施例方式下面结合附图对本发明作进一步描述。实施例参照图1，一种双极晶体管型迟滞过温保护电路，包括由PNP晶体管Q0、电阻R2、电阻R3、电阻R4和PMOS开关管Mll组成的核心过温控制电路1，PMOS开关管Mll栅电压为保护电路输出电压Vout，所述PMOS开关管Ml I与电阻R4并联，并联的一端接电源电压，并联的另一端与所述电阻R3 —端相连，所述电阻R3的另一端与PNP晶体管的基极相连，所述PNP晶体管的发射极与电源电压相连，所述PNP晶体管的集电极与所述电阻R2的一端相连，所述电阻R2的另一端与地电压相连。所述迟滞过温保护电路还包括共源共栅恒流产生支路2，如图1所示，由电阻Rl，NMOS晶体管Ml，NMOS晶体管M2，NMOS晶体管M3，NMOS晶体管M4，NMOS晶体管M5和NMOS晶体管M6组成。所述电阻Rl的一端与电源相连，所述电阻Rl的另一端与NMOS晶体管Ml的漏端相连，所述NMOS晶体管Ml的漏端、栅端并联，并与所述NMOS晶体管M2和所述NMOS晶体管M5的栅端相连，所述NMOS晶体管Ml的源端与所述NMOS晶体管M3的漏端相连，所述NMOS晶体管M3的漏端、栅端并联，并与所述NMOS晶体管M4和所述NMOS晶体管M6的栅端相连，所述NMOS晶体管M2的漏端与电源相连，所述NMOS晶体管M2的源端与所述NMOS晶体管M4的漏端相连，所述NMOS晶体管M5的源端与所述NMOS晶体管M6的漏端相连，所述NMOS晶体管M3、M4、M6的源端分别接地，所述NMOS晶体管M5的漏端作为支路2的输出端与所述PNP晶体管的基极相连。所述迟滞过温保护电路还包括一个输出信号电平控制支路3，由PMOS晶体管M7，PMOS晶体管M9，NMOS晶体管M8和NMOS晶体管MlO组成，所述PMOS晶体管M7、NMOS晶体管M8的栅端相连，并与PNP晶体管的集电极相连，所述PMOS晶体管M7的漏端与所述PMOS开关管Mll的漏端相连，所述PMOS晶体管M7的漏端与所述NMOS晶体管M8的漏端相连，并与所述PMOS晶体管M9和所述NMOS晶体管MlO的栅端并连，所述NMOS晶体管M8的源端接地，所述PMOS晶体管M9的源端与电源相连，所述PMOS晶体管M9的漏端与所述NMOS晶体管MlO的漏端相连，并与所述PMOS开关管Mll的栅端相连，形成Vout输出端，所述NMOS晶体管的源端接地。图2所示为实施例1CM0S迟滞过温保护电路的典型工作波形图。其电路工作原理具体如下:(I)温度上升阶段:电路上电时，芯片工作温度为常温条件，PNP晶体管QO截止，电阻R2输出电压VR2为低电平，输出电压Vout为低电平，此时对芯片核心功耗电路不起控制作用；PM0S晶体管Mll导通，将电阻R4短路，晶体管QO的BE结电压降为10XR3，芯片温度较低时，该电压降不足以使晶体管QO导通。随着芯片温度上升，晶体管QOBE结的导通压降线性下降，本实施例中，BE结在T2=150°C时的导通压降为0.55V，电路设计参数使得IO X R3=0.55V，则晶体管在T2=150°C时候导通，产生发射极电流，电阻R2上电压降VR2变为高电平，输出电压Vout产生从低电平到高电平的跳跃，关断芯片核心功耗电路。同时关断PMOS晶体管M11，晶体管QOBE结上的压降变为为IOX (R3+R4)。(2)温度下降阶段:芯片上核心功耗电路关断后，芯片温度慢慢下降，晶体管QOBE结的导通压降上升，当芯片温度降到T1时，晶体管QOBE结的导通压降上升为IOX (R3+R4)时，晶体管QO关断，电阻R2上电压降VR2从高电平变为低电平，输出电压Vout从高电平变为低电平，PMOS晶体管Mll导通，晶体管QOBE结的压降为10XR3。本实施例中，BE结在T2=130°C时的导通压降为0.58V，设计电路参数使得IOX (R3+R4) =0.58V。(3)随着芯片工作温度在T2和T1范围内变动，设计的过温保护电路输出高电平或者低电平，且有T2-T1的迟滞范围，芯片温度保护区间可以通过电路设计中的电流10、电阻R3，R4的参数值进行调整。
权利要求
1.CMOS迟滞过温保护电路，其特征在于:包括由PNP晶体管Q0、电阻R2、电阻R3、电阻R4和PMOS开关管Mll组成的核心过温控制电路1，PMOS开关管Mll栅电压为保护电路输出电压Vout，所述PMOS开关管Mll与电阻R4并联，并联的一端接电源电压，并联的另一端与所述电阻R3 —端相连，所述电阻R3的另一端与PNP晶体管的基极相连，所述PNP晶体管QO的发射极与电源电压相连，所述PNP晶体管QO的集电极与所述电阻R2的一端相连，所述电阻R2的另一端与地电压相连。
2.如权利要求1所述的CMOS迟滞过温保护电路，其特征在于:所述迟滞过温保护电路还包括共源共栅恒流产生支路2，由电阻Rl，NMOS晶体管Ml，NMOS晶体管M2，NMOS晶体管M3,NMOS晶体管M4，NM0S晶体管M5和NMOS晶体管M6组成。所述电阻Rl的一端与电源相连，所述电阻Rl的另一端与NMOS晶体管Ml的漏端相连，所述NMOS晶体管Ml的漏端、栅端并联，并与所述NMOS晶体管M2和所述NMOS晶体管M5的栅端相连，所述NMOS晶体管Ml的源端与所述NMOS晶体管M3的漏端相连，所述NMOS晶体管M3的漏端、栅端并联，并与所述NMOS晶体管M4和所述NMOS晶体管M6的栅端相连，所述NMOS晶体管M2的漏端与电源相连，所述NMOS晶体管M2的源端与所述NMOS晶体管M4的漏端相连，所述NMOS晶体管M5的源端与所述NMOS晶体管M6的漏端相连，所述NMOS晶体管M3、M4、M6的源端分别接地，所述NMOS晶体管M5的漏端作为支路2的输出端与所述PNP晶体管QO的基极相连。
3.如权利要求2所述的CMOS迟滞过温保护电路，其特征在于:所述迟滞过温保护电路还包括一个输出信号电平控制支路3，由PMOS晶体管M7，PMOS晶体管M9，NMOS晶体管M8和NMOS晶体管MlO组成，所述PMOS晶体管M7、NMOS晶体管M8的栅端相连，并与PNP晶体管的集电极相连，所述PMOS晶体管M7的漏端与所述PMOS开关管Mll的漏端相连，所述PMOS晶体管M7的漏端与所述NMOS晶体管M8的漏端相连，并与所述PMOS晶体管M9和所述NMOS晶体管MlO的栅端并连，所述NMOS晶体管M8的源端接地，所述PMOS晶体管M9的源端与电源相连，所述PMOS晶体管M9的漏端与所述NMOS晶体管MlO的漏端相连，并与所述PMOS开关管Mll的栅端相连，形成Vout输出端，所述NMOS晶体管的源端接地。
全文摘要
CMOS迟滞过温保护电路，包括由PNP晶体管Q0、电阻R2、电阻R3、电阻R4和PMOS开关管M11组成的核心过温控制电路1，PMOS开关管M11栅电压为保护电路输出电压Vout，所述PMOS开关管M11与电阻R4并联，并联的一端接电源电压，并联的另一端与所述电阻R3一端相连，所述电阻R3的另一端与PNP晶体管的基极相连，所述PNP晶体管Q0的发射极与电源电压相连，所述PNP晶体管Q0的集电极与所述电阻R2的一端相连，所述电阻R2的另一端与地电压相连。
文档编号H03K19/0175GK103199846SQ201310099678
公开日2013年7月10日 申请日期2013年3月26日 优先权日2013年3月26日
发明者施朝霞 申请人:浙江工业大学