专利名称：外置晶振电路的利记博彩app
技术领域：
本实用新型涉及电子电路技术领域，尤其涉及一种外置晶振电路。
背景技术：
随着电子技术的发展，使得在电路设计中，对电路本身低功耗的要求也越来越高，因此，为了满足电路的低功耗要求，如何最大限度地减小芯片的外置晶振电路的功耗是电路设计时必须要考虑的问题之一。
实用新型内容本实用新型的主要目的是提供一种外置晶振电路，旨在降低晶振电路的功耗。为了达到上述目的，本实用新型提出一种外置晶振电路，该外置晶振电路包括晶·振、晶振起振电路、放大整形电路及时钟信号输出端；其中所述晶振的一端与所述晶振起振电路的一输出端连接，且与所述放大整形电路的一输入端连接，所述晶振的另一端与所述晶振起振电路的另一输出端连接，且与所述放大整形电路的另一输入端连接，所述放大整形电路的输出端与所述时钟信号输出端连接。优选地，所述晶振起振电路包括第一偏置电流输入端、第一 NMOS管及第一电阻；其中所述第一 NMOS管的漏极与所述第一偏置电流输入端连接，且分别与所述第一电阻的一端及所述晶振的一端连接，所述第一 NMOS管的栅极分别与所述第一电阻的另一端及所述晶振的另一端连接，所述第一 NMOS管的源极接地。优选地，所述放大整形电路包括第二偏置电流输入端、第三偏置电流输入端、第二NMOS管、第三NMOS管、第一 PMOS管及第二 PMOS管；其中所述第一 PMOS管的源极与所述第二偏置电流输入端连接，其漏极与所述第二NMOS管的漏极连接；所述第二 NMOS管的栅极与所述晶振起振电路中的第一 NMOS管的栅极连接，所述第二 NMOS管的源极接地；所述第二 PMOS管的源极与所述第三偏置电流输入端连接，其栅极与所述第一 PMOS管的漏极连接，其漏极与所述时钟信号输出端连接，且分别与所述第三NMOS管的漏极及所述第一 PMOS管的栅极连接；所述第三NMOS管的栅极与所述晶振起振电路中的第一 NMOS管的漏极连接，所述第三NMOS管的源极接地。优选地，该外置晶振电路还包括第一电容和第二电容；所述第一电容的一端接地，所述第一电容的另一端与所述晶振的一端连接；所述第二电容的一端接地，所述第二电容的另一端与所述晶振的另一端连接。优选地，所述第一偏置电流输入端包括第一供电电源和第一恒流源；所述第一恒流源的输入端与所述第一供电电源连接，所述第一恒流源的输出端与所述第一 NMOS管的漏极连接。优选地，所述第二偏置电流输入端包括第二供电电源和第二恒流源；所述第二恒流源的输入端与所述第二供电电源连接，所述第二恒流源的输出端与所述第一 PMOS管的源极连接。优选地，所述第三偏置电流输入端包括第三供电电源和第三恒流源；所述第三恒流源的输入端与所述第三供电电源连接，所述第三恒流源的输出端与所述第二 PMOS管的源极连接。优选地，所述晶振起振所需的跨导值由所述第一 NMOS管的宽长比和所述第一恒流源的输出电流决定。本实用新型提出的外置晶振电路，通过由第一偏置电流输入端、第一 NMOS管及第一电阻所构成的晶振起振电路对晶振进行起振，并且通过由第二偏置电流输入端、第三偏置电流输入端、第二 NMOS管、第三NMOS管、第一 PMOS管及第二 PMOS管所构成的放大整形电路对上述晶振起振电路输出端的信号进行放大整形，输出一方波时钟信号给本实用新型外置晶振电路后续的芯片的时钟信号输入脚。本实用新型外置晶振电路能够降低电路的功耗，并且，本实用新型外置晶振电路还具有电路结构简单及成本低的优点。
图I是本实用新型外置晶振电路较佳实施例的电路结构示意图。本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
以下结合说明书附图及具体实施例进一步说明本实用新型的技术方案。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。图I是本实用新型外置晶振电路较佳实施例的电路结构示意图。参照图1，本实用新型外置晶振电路包括晶振X、晶振起振电路101、放大整形电路102及时钟信号输出端103。其中，晶振X的一端与晶振起振电路101的一输出端01连接，且与放大整形电路102的一输入端ini连接，晶振X的另一端与晶振起振电路101的另一输出端02连接，且与放大整形电路102的另一输入端in2连接，放大整形电路102的输出端out与时钟信号输出端103连接。时钟信号输出端103与本实用新型外置晶振电路后续的芯片(图中未示出)的时钟信号输入脚连接。具体地，晶振起振电路101包括第一偏置电流输入端1011、第一NMOS管Ml及第一电阻R1。第一偏置电流输入端1011的电流为II。其中，第一 NMOS管Ml的漏极与第一偏置电流输入端1011连接,且分别与第一电阻Rl的一端(也即晶振起振电路101的输出端01)及晶振X的一端连接，第一 NMOS管Ml的栅极分别与第一电阻Rl的另一端(也即晶振起振电路101的输出端02)及晶振X的另一端连接，第一 NMOS管Ml的源极接地。放大整形电路102包括第二偏置电流输入端1021、第三偏置电流输入端1022、第二 NMOS管M2、第三NMOS管M3、第一 PMOS管M4及第二 PMOS管M5。第二偏置电流输入端1021的电流为12，第三偏置电流输入端1022的电流为13。其中，第一 PMOS管M4的源极与第二偏置电流输入端1021连接，第一 PMOS管M4的漏极与第二 NMOS管M2的漏极连接；第二 NMOS管M2的栅极为放大整形电路102的输入端in2，与晶振起振电路101中的第一 NMOS管Ml的栅极连接，第二 NMOS管M2的源极接地；第二 PMOS管M5的源极与第三偏置电流输入端1022连接，第二 PMOS管M5的栅极与第一 PMOS管M4的漏极连接，第二 PMOS管M5的漏极为放大整形电路102的输出端out，与时钟信号输出端103连接，且分别与第三NMOS管M3的漏极及第一 PMOS管M4的栅极连接；第三NMOS管M3的栅极为放大整形电路102的输入端inl，与晶振起振电路101中的第一 NMOS管Ml的漏极连接，第三NMOS管M3的源极接地。其中，上述第一偏置电流输入端1011包括第一供电电源VCCl和第一恒流源A。第一恒流源A的输入端与第一供电电源VCCl连接，第一恒流源A的输出端与第一 NMOS管Ml的漏极连接。上述第二偏置电流输入端1021包括第二供电电源VCC2和第二恒流源B。第二恒流源B的输入端与第二供电电源VCC2连接，第二恒流源B的输出端与第一 PMOS管M4的源极连接。上述第三偏置电流输入端1022包括第三供电电源VCC3和第三恒流源C。第三恒流源C的输入端与第三供电电源VCC3连接，第三恒流源C的输出端与第二 PMOS管M5的源极连接。另外，本实用新型外置晶振电路还包括第一电容Cl和第二电容C2。其中，第一电容Cl的一端接地，第一电容Cl的另一端与晶振X的一端连接；第二电容C2的一端接地，第二电容C2的另一端与晶振X的另一端连接。其中，如图I所示，晶振X通过晶振起振电路101起振后，第一电阻Rl两端的信号XO和Xl是一个小摆幅的正弦波信号，该小摆幅的正弦波信号经过放大整形电路102的放大整形后，从放大整形电路102的输出端out输出一方波时钟信号,该方波时钟信号输出至本实用新型外置晶振电路后续的芯片(图中未示出)的时钟信号输入脚。本实用新型实施例中，晶振X起振所需的跨导值是由晶振起振电路101中第一NMOS管Ml的宽长比和第一恒流源A的输出电流Il的大小所决定的，即通过调节第一 NMOS管Ml的宽长比和第一恒流源A的输出电流Il的大小即可实现调节晶振X起振所需的跨导值。本实用新型外置晶振电路，通过由第一偏置电流输入端、第一 NMOS管及第一电阻所构成的晶振起振电路对晶振进行起振，并且通过由第二偏置电流输入端、第三偏置电流输入端、第二 NMOS管、第三NMOS管、第一 PMOS管及第二 PMOS管所构成的放大整形电路对上述晶振起振电路输出端的信号进行放大整形，输出一方波时钟信号给本实用新型外置晶振电路后续的芯片的时钟信号输入脚。本实用新型外置晶振电路能够降低电路的功耗，并且，本实用新型外置晶振电路还具有电路结构简单及成本低的优点。以上所述仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。
权利要求1.一种外置晶振电路，其特征在于，包括晶振、晶振起振电路、放大整形电路及时钟信号输出端；其中 所述晶振的一端与所述晶振起振电路的一输出端连接，且与所述放大整形电路的一输入端连接，所述晶振的另一端与所述晶振起振电路的另一输出端连接，且与所述放大整形电路的另一输入端连接，所述放大整形电路的输出端与所述时钟信号输出端连接。
2.根据权利要求1所述的外置晶振电路，其特征在于，所述晶振起振电路包括第一偏置电流输入端、第一 NMOS管及第一电阻；其中 所述第一 NMOS管的漏极与所述第一偏置电流输入端连接，且分别与所述第一电阻的一端及所述晶振的一端连接，所述第一 NMOS管的栅极分别与所述第一电阻的另一端及所述晶振的另一端连接，所述第一 NMOS管的源极接地。
3.根据权利要求2所述的外置晶振电路，其特征在于，所述放大整形电路包括第二偏置电流输入端、第三偏置电流输入端、第二 NMOS管、第三NMOS管、第一 PMOS管及第二 PMOS管;其中 所述第一 PMOS管的源极与所述第二偏置电流输入端连接，其漏极与所述第二 NMOS管的漏极连接；所述第二NMOS管的栅极与所述晶振起振电路中的第一NMOS管的栅极连接，所述第二 NMOS管的源极接地；所述第二 PMOS管的源极与所述第三偏置电流输入端连接，其栅极与所述第一 PMOS管的漏极连接，其漏极与所述时钟信号输出端连接，且分别与所述第三NMOS管的漏极及所述第一 PMOS管的栅极连接；所述第三NMOS管的栅极与所述晶振起振电路中的第一 NMOS管的漏极连接，所述第三NMOS管的源极接地。
4.根据权利要求1、2或3所述的外置晶振电路，其特征在于，该外置晶振电路还包括第一电容和第二电容；所述第一电容的一端接地，所述第一电容的另一端与所述晶振的一端连接；所述第二电容的一端接地，所述第二电容的另一端与所述晶振的另一端连接。
5.根据权利要求4所述的外置晶振电路，其特征在于，所述第一偏置电流输入端包括第一供电电源和第一恒流源；所述第一恒流源的输入端与所述第一供电电源连接，所述第一恒流源的输出端与所述第一 NMOS管的漏极连接。
6.根据权利要求5所述的外置晶振电路，其特征在于，所述第二偏置电流输入端包括第二供电电源和第二恒流源；所述第二恒流源的输入端与所述第二供电电源连接，所述第二恒流源的输出端与所述第一 PMOS管的源极连接。
7.根据权利要求6所述的外置晶振电路，其特征在于，所述第三偏置电流输入端包括第三供电电源和第三恒流源；所述第三恒流源的输入端与所述第三供电电源连接，所述第三恒流源的输出端与所述第二 PMOS管的源极连接。
8.根据权利要求7所述的外置晶振电路，其特征在于，所述晶振起振所需的跨导值由所述第一 NMOS管的宽长比和所述第一恒流源的输出电流决定。
专利摘要本实用新型公开一种外置晶振电路，包括晶振、晶振起振电路、放大整形电路及时钟信号输出端；晶振的一端与晶振起振电路的一输出端连接，且与放大整形电路的一输入端连接，晶振的另一端与晶振起振电路的另一输出端连接，且与放大整形电路的另一输入端连接，放大整形电路的输出端与时钟信号输出端连接。本实用新型降低了电路的功耗，并且，本实用新型还具有电路结构简单及成本低的优点。
文档编号H03B5/06GK202663356SQ20122030190
公开日2013年1月9日 申请日期2012年6月26日 优先权日2012年6月26日
发明者乔爱国, 刘嘉 申请人:深圳市芯海科技有限公司