状态保持电源门控单元的利记博彩app
【专利摘要】一种状态保持电源门控SRPG单元包括具有输入和输出的输入控制电路，该输入控制电路的输入耦接至输入信号。该输入控制电路包括被配置为第一反相器传输门的多个晶体管。该多个晶体管还串联连接由电源门控信号控制的至少一个晶体管。第一锁存器具有输入和输出，该第一锁存器的输入耦接至该输入控制电路的输出。传输门具有耦接至该第一锁存器的输出的输入和作为SRPG单元的输出的输出。第二锁存器具有耦接至该传输门的输出的输入和也作为SRPG单元的输出的输出。第二反相器传输门具有耦接至该第二锁存器的输出的输入。
【专利说明】状态保持电源门控单元
【技术领域】
[0001]本发明总体上涉及集成电路，更特别地，涉及集成电路中使用的状态保特电源门控(SRPG)单元。
【背景技术】
[0002]由于例如便携式和手持式设备的广泛使用，较低功耗在集成电路数据处理系统中变得更加重要。手持式设备中的大多数电路在大部分时间内一般处于关断状态(例如，处于空闲或深度睡眠模式)，仅消耗泄漏功率。由于晶体管泄漏电流随着更精细几何构型的制造工艺而增大，所以采用传统的功率减小技术来满足芯片泄漏目标变得更加困难。因此，对于延长蓄电池寿命而言，减小泄漏电流正成为越来越重要的因素。
[0003]一种已经被用来减小泄漏电流的方法是在例如设备处于低功率或睡眠模式时“电源门控”或者切断集成电路的不被需要的某些块(block)的电源。但是，这样做时，如果在断电模式期间没有提供装置来保持状态，则电路的状态将会丢失。因此，提供SRPG单元，其具有至少一个单独的锁存器(latch)以在断电模式期间保持单元的逻辑状态。
[0004]在低功耗设计中，有两种典型的SRPG单元:时钟状态无关(CSI) SRPG单元和非CSISRPG单元。相比CSI SRPG单元，非CSI SRPG单元尺寸更小且功耗更低，但是具有特定的时钟状态要求。对于上升沿触发的非CSI SRPG单元，在电源门控信号的断言/解除断言期间时钟需要保持为低，而对于下降沿触发的非CSI SRPG单元，在电源门控信号的断言/解除断言期间时钟需要保持为高。
[0005]因此，在现有设计中，仅有符合上述非CSI SRPG时钟状态要求的触发器被用非CSISRPG单元替代。其余的必须用CSI SRPG单元替代，CSI SRPG单元尺寸大且功耗更高。
[0006]因此，期望对SRPG单元进行改进以解决上述问题。
【发明内容】
[0007]示范性实施例提供一种时钟状态无关CSI状态保持电源门控SRPG单元,包括:接收输入信号的输入控制电路，其中该输入控制电路包括被配置为第一反相器传输门的多个晶体管以及与该多个晶体管串联连接的由至少一个电源门控信号控制的至少一个晶体管；第一锁存器，具有耦接至该输入控制电路的输出的输入；传输门，具有耦接至该第一锁存器的输出的输入，其中该传输门的输出包括该SRPG单元的至少一个输出；第二锁存器，具有耦接至该传输门的该输出的输入，其中该第二锁存器的输出包括该SRPG单元的至少一个输出；以及第二反相器传输门，具有耦接至该第二锁存器的该输出的输入和耦接至该第一锁存器的输出。
[0008]示范性实施例还提供一种非时钟状态无关CSI状态保持电源门控SRPG单元,包括:接收输入信号的输入控制电路，其中该输入控制电路是由时钟信号控制的第一传输门；第一锁存器，具有耦接至该输入控制电路的输出的输入；第二传输门，具有耦接至该第一锁存器的输出的输入，其中该第二传输门的输出包括该SRPG单元的至少一个输出；第二锁存器，具有耦接至该第二传输门的该输出的输入，其中该第二锁存器的输出包括该SRPG单元的至少一个输出；以及反相器传输门(20)，具有耦接至该第二锁存器的该输出的输入和耦接至该第一锁存器的输入的输出。
[0009]示范性实施例还提供一种控制状态保持电源门控SRPG单元的方法，包括:仅用时钟信号来控制输入控制电路，其中该输入控制电路接收输入信号且其中该输入控制电路为第一传输门；使用控制信号来控制第一锁存器，其中该第一锁存器具有耦接至该输入控制电路的输出的输入；使用该控制信号来控制第二传输门，其中该第二传输门具有耦接至该第一锁存器的输出的输入和包括该SRPG单元的至少一个输出的输出；使用该控制信号来控制第二锁存器，其中该第二锁存器具有耦接至该第二传输门的该输出的输入和包括该SRPG单元的至少一个输出的输出；以及使用电源门控信号来控制反相器传输门，其中该反相器传输门具有I禹接至该第二锁存器的该输出的输入和I禹接至该第一锁存器的该输入的输出。
[0010]在一示例中，对于上升沿时钟触发的非CSI SRPG单元，该时钟信号在该电源门控信号的断言/解除断言期间保持为高，并且该输入控制电路被禁用。
[0011]在一示例中，对于下降沿时钟触发的非CSI SRPG单元，该时钟信号在该电源门控信号的断言/解除断言期间保持为低，并且该输入控制电路被禁用。
[0012]在一示例中，该控制信号通过对该时钟信号和该电源门控信号进行逻辑与操作而获得。
【专利附图】
【附图说明】
[0013]下面对本发明的优选实施例的详细描述在结合附图阅读时将获得更好的理解。附图以示范而非限制的方式示出本发明，图中相似的附图标记指示相似的元件。
[0014]图1是根据本发明一实施例的SRPG单元的示意性电路图；
[0015]图2是根据本发明另一实施例的SRPG单元的示意性电路图；
[0016]图3是根据本发明一实施例的上升沿时钟触发非CSI SRPG单元的示意性电路图；
[0017]图4是根据本发明一实施例的下降沿时钟触发非CSI SRPG单元的示意性电路图；以及
[0018]图5是图3的非CSI SRPG单元的各种信号的时序图。
【具体实施方式】
[0019]对附图的详细说明旨在作为对本发明的当前优选实施例的说明，而不代表可以实施本发明的唯一形式。应当理解，通过不同实施例也可以实现相同或等效的功能，这些实施例旨在被包含在本发明的思想和范围内。
[0020]考虑到现有非CSI SRPG单元和CSI SRPG单元的缺点，需要能够对管芯面积和功耗进行优化的新型SRPG单元。本发明的实施例创建了这种SRPG单元，其包括新型CSI SRPG单元和新型非CSI (CSD,时钟状态相关)SRPG单元。根据本发明实施例的SRPG单元能够节约管芯面积和功耗。根据本发明实施例的非CSI SRPG单元适用于上升沿时钟触发CSI SRPG单元，同时时钟在电源门控信号的断言/解除断言期间保持为高；以及下降沿时钟触发非CSISRPG单元，同时时钟在电源门控信号的断言/解除断言期间保持为低。[0021]在一实施例中,本发明提供一种CSI SRPG单兀,具有输入控制电路、第一锁存器、传输门、第二锁存器和第二反相器传输门。输入控制电路具有输入和输出，输入I禹接至输入信号，并且输入控制电路包括被配置为第一反相器传输门的多个晶体管。所述晶体管进一步串联连接由至少一个电源门控信号控制的至少一个晶体管。第一锁存器具有输入和输出，输入耦接至输入控制电路的输出。传输门具有耦接至第一锁存器的输出的输入和作为SRPG单元的至少一个输出的输出。第二锁存器具有耦接至传输门的输出的输入和作为SRPG单元的至少一个输出的输出。第二反相器传输门具有耦接至第二锁存器的输出的输入。
[0022]在另一实施例中，第一反相器传输门由通过时钟信号和至少一个电源门控信号的逻辑操作获得的至少一个控制信号进行控制。输入控制电路包括第一至第三P沟道晶体管以及第一至第三N沟道晶体管。P沟道和N沟道晶体管串联连接。第一P沟道晶体管的栅极耦接为接收第一控制信号，第一 N沟道晶体管的栅极耦接为接收与第一控制信号互补的第二控制信号。第三P沟道晶体管的栅极耦接为接收第一电源门控信号，第三N沟道晶体管的栅极耦接为接收与第一电源门控信号互补的第二电源门控信号；第二 P沟道晶体管的栅极耦接为接收输入信号，第二 N沟道晶体管的栅极耦接为接收输入信号。第一控制信号通过对时钟信号和第二电源门控信号进行逻辑与操作而获得。
[0023]根据本发明另一实施例，输入控制电路包括第一 P沟道晶体管、第二 P沟道晶体管、第一 N沟道晶体管、第二 N沟道晶体管、以及第三N沟道晶体管。第二 P沟道晶体管、第一 P沟道晶体管、第一 N沟道晶体管、第二 N沟道晶体管和第三N沟道晶体管顺序串联连接。第一 P沟道晶体管的栅极耦接为接收第一控制信号，第一 N沟道晶体管的栅极耦接为接收第二控制信号，第二控制信号与第一控制信号互补。第三N沟道晶体管的栅极耦接为接收第二电源门控信号。第二 P沟道晶体管的栅极耦接为接收输入信号，第二 N沟道晶体管的栅极耦接为接收输入信号。
[0024]本发明一实施例提供一种SRPG单兀,包括输入控制电路、第一锁存器、第二锁存器、第二传输门和反相器传输门。输入控制电路具有输入和输出，其输入I禹接至输入信号，并且输入控制电路是仅由时钟信号控制的第一传输门。第一锁存器具有输入和输出，其输入耦接至输入控制电路的输出。第二传输门具有耦接至第一锁存器的输出的输入和作为SRPG单元的至少一个输出的输出。第二锁存器具有耦接至传输门的输出的输入和作为SRPG单元的至少一个输出的输出。反相器传输门具有耦合至第二锁存器的输出的输入。
[0025]在本发明另一实施例中，对于上升沿时钟触发的非CSI SRPG单元，时钟信号在电源门控信号的断言/解除断言期间保持为高，并且输入控制电路被禁用。对于下降沿时钟触发的非CSI SRPG单元，时钟信号在电源门控信号的断言/解除断言期间保持为低，并且输入控制电路被禁用。
[0026]本发明一实施例还提供一种非CSI SRPG单元的控制方法，包括:仅使用时钟信号来控制输入控制电路，输入控制电路具有输入和输出，其输入耦接至输入信号，其中输入控制电路为第一传输门；利用控制信号来控制第一锁存器，第一锁存器具有输入和输出，其输入耦接至输入控制电路的输出；利用控制信号来控制第二传输门，第二传输门具有耦接至第一锁存器的输出的输入和作为非CSI SRPG单元的至少一个输出的输出；利用控制信号来控制第二锁存器，第二锁存器具有耦接至第二传输门的输出的输入和作为非CSI SRPG单兀的至少一个输出的输出；以及利用电源门控信号来控制反相器传输门，反相器传输门具有耦接至第二锁存器的输出的输入。
[0027]本发明的SRPG单元的优点是:可提供相同的功能，但是面积更小，功耗更低，时钟负载减小，并且建立/保持时间裕度的变动有所改进。
[0028]上面相当宽泛地概述了本发明的特征和技术优点以便于能够更好地理解下面对本发明的详细描述。接下来将对本发明的其他特征和优点进行描述，这形成了本发明权利要求的主题。本领域技术人员应理解，可以容易地使用所公开的概念和特定实施例作为基础，进行修改或设计其他结构或工艺来实施与本发明相同的目的。本领域技术人员还应认识到，这种等效构造并不背离所附权利要求阐述的本发明的思想和范围。
[0029]现在参见图1，示出根据本发明一实施例的SRPG单元10的示意性电路图。SRPG单元10是改善的CSI SRPG单元，其由一对彼此逻辑互补的电源门控信号异步控制。CSI SRPG单兀10包括输入控制电路12、第一锁存器14、由第一控制信号“SW”控制的传输门16、第二锁存器18、以及由第二电源门控信号“pgb”控制的第二反相器传输门20。在下文的描述中，跟随在信号名称后的“b”表示该信号与具有相同名称但缺少“b”的信号逻辑互补。例如，第二控制信号“ swb”是第一控制信号“ sw”的逻辑互补。在本实施例中，第二控制信号“swb”或第二电源门控信号“pgb”在逻辑低时是有效的或被断言，在逻辑高时是无效的或被解除断言。相似地，第一控制信号“sw”或第一电源门控信号“pg”在逻辑高时是有效的或被断言，而在逻辑低时是无效的或被解除断言。
[0030]通过对时钟信号和电源门控信号进行逻辑操作获得控制信号“sw”或“swb”。在本实施例中，例如，与门11接收时钟信号“elk”和第二电源门控信号“pgb”并生成第一控制信号“sw”。与门11接收连续的电源电压VDDC。第一电源门控信号“pg”是非门13的输出，非门13接收第二电源门控信号“pgb”作为输入。非门13接收可中断电源电压VDD。
[0031]输入控制电路12具有用于接收输入信号“Din”的输入、以及用于提供耦接至第一锁存器14的输入的输出，其还被指不为第一节点“Db”。在本实施例中，输入控制电路12还包括多个P沟道晶体管40、42和44，以及多个N沟道晶体管46、48和50。P沟道晶体管40,42和44以及N沟道晶体管46、48和50串联连接，其中第一 P沟道晶体管40、第二 P沟道晶体管42、第一 N沟道晶体管46和第二 N沟道晶体管48被配置为第一反相器传输门，其由至少一个控制信号进行控制。
[0032]具体而言，第一 P沟道晶体管40具有耦接为接收第一控制信号“sw”的栅极、源极和耦接至第一节点“Db”的漏极。第二 P沟道晶体管42具有耦接为接收输入信号“Din”的栅极、源极和耦接至第一 P沟道晶体管40的源极的漏极。第三P沟道晶体管44具有耦接为接收第一电源门控信号“pg”的栅极、耦接为接收可中断电源电压VDD的源极、以及耦接至第二 P沟道晶体管42的源极的漏极。
[0033]第一 N沟道晶体管46具有耦接为接收第二控制信号“swb”的栅极、源极和耦接至第一节点“Db”的漏极。第二 N沟道晶体管48具有耦接为接收输入信号“Din”的栅极、源极和耦接至第一 N沟道晶体管46的源极的漏极。第三N沟道晶体管50具有耦接为接收第二电源门控信号“pgb”的栅极、耦接至电源电压端子VSS的源极、以及耦接至第二 N沟道晶体管48的源极的漏极。
[0034]第一锁存器14包括第一反相器24和由第一控制信号“sw”控制的第三反相器传输门26。第一反相器24和第三反相器传输门26均接收可中断电源电压VDD ;并具有耦接至第一节点“Db”的输入。第一反相器24包括用于提供输出信号给第二节点“nO”的输出。第三反相器传输门26具有耦接至第二节点“nO”的输入以及用于提供输出信号给第一节点“Db”的输出。当第一控制信号“sw”为逻辑高时,第三反相器传输门26被启用(enabled)。
[0035]传输门16也接收可中断电源电压VDD，并具有耦接至第二节点“nO”的输入和用于提供输出给第三节点“Qb”的输出。当第一控制信号“sw “为逻辑高时，传输门16被启用。
[0036]第二锁存器18包括第二反相器28和由第一控制信号“sw”控制的第四反相器传输门30。与第一锁存器14不同，第二反相器28和第四反相器传输门30均接收连续电源电压VDDC。第二反相器28具有耦接至第三节点“Qb”的输入、以及输出。第四反相器传输门30具有耦接至第二反相器28的输出的输入、以及用于提供输出信号给第三节点“Qb”的输出。当第一控制信号“sw”为逻辑低时，反相器传输门30被启用。
[0037]第二反相器传输门20也接收可中断电源电压VDD，并具有耦接至第二锁存器18的输出(即，第三节点“Qb”)的输入和耦接至第一锁存器14的输出(即，第一节点“Db”)的输出。当第二电源门控信号“pgb”为逻辑低时，第二反相器传输门20被启用。
[0038]第三节点标记“Qb”可用作SRPG单元10的输出。然而，在本实施例中，为了获得与第一节点“Qb”逻辑互补的输出信号“Q”，SRPG单元10还包括耦接为从第三节点“Qb”接收输出信号的第三反相器22。第三反相器22接收可中断电源电压VDD。
[0039]图2是根据本发明一实施例的SRPG单元的示意性电路图。图2所示的SRPG单元60由第二电源门控信号“pgb”同步控制。图1所示的第三P沟道晶体管44被省略并且第二 P沟道晶体管42的源极接收可中断电压VDD。在第二电源门控信号“pgb”的同步控制下，输入信号“Din”必须在电源门控信号“pgb”断言为低(处于电源门控模式中)时和之后被稳定。
[0040]当SRPG单元10，60将要进入电源门控模式时，第二电源门控信号“pgb”断言逻辑低然后第一锁存器14保持数据；输入信号“Din”稳定并且没有跳变发生；第一节点“Db”处的值取决于输入信号“Din”中的值，在第一节点“Db”上无竞争发生。之后，可中断电源电压VDD掉电；第三节点“Qb” (SRPG单元10和第二锁存器18的输出)维持保持状态，也就是说，输入信号“Din”、第一节点“Db”、第二节点“nO”将不会丢失它们的状态并随着可中断电源电压VDD浮置；在电源门控模式中，SRPG单元10和60是无竞争的。
[0041]当SRPG单元10和60将要从电源门控模式恢复至正常模式时，可中断电源电压VDD首先上升，而第二电源门控信号“pgb”仍保持为逻辑低然后第一锁存器14的状态将从第三节点“Qb”恢复；在输入信号“Din”中仍无跳变发生；第一节点“Db”中的状态为无竞争。然后第二电源门控信号“Pgb”断言逻辑高；最后，SRPG单元10和60恢复正常模式并且所有部件再次工作。
[0042]可以看出，本发明的改善的CSI SRPG单元10和60的优点在于改善的建立(setup)时间并且是无竞争的。
[0043]对于满足特定时钟状态要求的CSI SRPG单元，本发明还将它们简化为非CSI SRPG单元以减小管芯面积和功耗。其中，对于在电源门控信号的断言/解除断言期间其时钟保持为高的CSI SRPG单元，它们被产生为上升沿触发的非CSI SRPG单元；而对于在电源门控信号的断言/解除断言期间其时钟保持为低的CSI SRPG单元，它们被产生为下降沿触发的非CSI SRPG单元。
[0044]图3是根据本发明一实施例的上升沿时钟触发非CSI SRPG单元70的示意性电路图，而图4是根据本发明一实施例的下降沿时钟触发非CSI SRPG单元80的示意性电路图。
[0045]图3和图4所示的非CSI SRPG单元70和80均包括输入控制电路12、第一锁存器14、由标有“sw”的第一控制信号控制的第二传输门16、第二锁存器18、以及由第二电源门控信号“pgb”控制的反相器传输门20。简单起见，图3和图4未示出每个部件的电源信息，其与图1和图2所不的相同。
[0046]在图3所示的上升沿时钟触发非CSI SRPG单元70中，输入控制电路12是由标记为“elk”的时钟信号控制的第一传输门，并且具有用于接收输入信号“D”的输入、以及输出。由于该非CSI SRPG单元70为上升沿触发，所以输入控制电路12在时钟信号“elk”为逻辑低时被启用。在非CSI SRPG单元10为下降沿触发的情况下，图4所示的输入控制电路12在时钟信号“elk”为逻辑高时被启用。图3所示的第一控制信号“sw”还是“与”逻辑门11的输出，“与”逻辑门11具有时钟信号“elk”输入和第二电源门控信号“pgb”输入。然而，在非CSI SRPG单元70为下降沿触发的情况下，控制信号“sw”为“与”逻辑门的输出，该“与”逻辑门具有反相时钟信号“elk”输入和第二电源门控信号“pgb”输入。
[0047]由于非CSI SRPG单元70的其他部分与图1和2所示的CSI SRPG单元10的那些相同，所以将不再对其进行详细描述。
[0048]应注意，这里描述的任何信号均可被设计为负或正逻辑信号。因此，在替选实施例中，描述为正逻辑信号的那些信号可被实施为负逻辑信号，描述为负逻辑信号的那些信号可被实施为正逻辑信号。也就是说，尽管说明书中详细阐述的实施例使用了特定状态的时钟信号和控制信号，诸如“clk”、“pgb”，但是本领域技术人员可以理解，基于上述的对称结构，还存在各种SRPG单元的实施例。
[0049]图5是图3中的非CSI SRPG单元70的各种信号的时序图。在时间I期间，电源导通，非CSI SRPG单元70运行在正常模式。时钟信号“elk”和第二电源门控信号“pgb”均为逻辑高，从而第一控制信号“sw”为逻辑高。于是，由时钟信号“elk”控制的输入控制电路12被禁用，由第一控制信号“sw”控制的第二传输门16、第三反相器传输门26和第四反相器传输门30分别被启用、启用和禁用。由第二电源门控信号“pgb”控制的第二反相器传输门20被禁用。因此，非CSISRPG单元70的状态保持在第一锁存器14中。
[0050]在时间2期间，电源仍导通，时钟信号“elk”为逻辑高，第二电源门控信号“pgb”被断言为低。于是，第一控制信号“sw”为逻辑低。非CSI SRPG单元70开始进入电源门控模式。由时钟信号“elk”控制的输入控制电路12被禁用，由第一控制信号“sw”控制的第二传输门16、第三反相器传输门26和第四反相器传输门30分别被禁用、禁用和启用。由第二电源门控信号“pgb”控制的第二反相器传输门20被启用。因此，从第一锁存器14馈送的状态将保持在第二锁存器18中。
[0051]在时间3期间，电源变为关断，时钟信号“elk”为逻辑高，第二电源门控信号“pgb”为逻辑低。这样，第一控制信号“SW”为逻辑低。SRPG 10进入电源门控模式。由时钟信号“elk”控制的输入控制电路12被禁用，由第一控制信号“sw”控制的第二传输门16、第三反相器传输门26和第四反相器传输门30分别被禁用、禁用和启用。由第二电源门控信号“pgb”控制的第二反相器传输门20被启用。因此，SRPG单元10的状态保持在第二锁存器18中。
[0052]在时间4期间，电源再次变为导通，时钟信号“elk”为逻辑高，第二电源门控信号“pgb”为逻辑低。于是，第一控制信号“sw”为逻辑低。非CSI SRPG单元10开始退出电源门控模式。由标记“elk”的时钟信号控制的输入控制电路12被禁用，由第一控制信号“sw”控制的第二传输门16、第三反相器传输门26和第四反相器传输门30分别被禁用、禁用和启用。由第二电源门控信号“Pgb”控制的第二反相器传输门20被启用。因此，非CSI SRPG单元70的状态仍然保持在第二锁存器18中。
[0053]在时间5期间，电源保持导通，时钟信号“elk”为逻辑高，第二电源门控信号被解除断言为低。于是，第一控制信号“sw”为逻辑高。非CSI SRPG单元10恢复正常模式。由时钟信号“elk”控制的输入控制电路12被禁用，由第一控制信号“sw”控制的第二传输门16、第三反相器传输门26和第四反相器传输门30分别被启用、启用和禁用。由第二电源门控信号“pgb”控制的第二反相器传输门20被禁用。因此，从第二锁存器18馈送的状态将保持在第一锁存器14中。
[0054]本发明对当前的SRPG单元，尤其是当前的CSI SRPG单元进行了优化。改善的SRPG单元可以实现相同的功能，但是消除了若干元件，诸如或非门和反相器，从而减小了管芯面积、功耗和时钟负荷，改善了建立/保持时间裕度变化，并且是无竞争的。
[0055]尽管已经显示和描述了本发明的各种实施例，但是清楚的是，本发明不限于这些实施例。在不背离如权利要求所述的本发明的思想和范围的情况下，多种修改、改变、变动、替代和等效对本领域技术人员而言都将是显而易见的。
【权利要求】
1.一种时钟状态无关CSI状态保持电源门控SRPG单元，包括: 接收输入信号的输入控制电路，其中该输入控制电路包括被配置为第一反相器传输门的多个晶体管以及与该多个晶体管串联连接的由至少一个电源门控信号控制的至少一个晶体管； 第一锁存器，具有耦接至该输入控制电路的输出的输入； 传输门，具有耦接至该第一锁存器的输出的输入，其中该传输门的输出包括该SRPG单元的至少一个输出； 第二锁存器，具有I禹接至该传输门的该输出的输入，其中该第二锁存器的输出包括该SRPG单元的至少一个输出；以及 第二反相器传输门，具有耦接至该第二锁存器的该输出的输入和耦接至该第一锁存器的输出。
2.如权利要求1所述的CSISRPG单元，其中该第一反相器传输门由至少一个控制信号控制，该至少一个控制信号通过对时钟信号和该至少一个电源门控信号进行逻辑操作而获得。
3.如权利要求2所述的CSISRPG单元，其中该输入控制电路包括: 第一、第二和第三P沟道晶体管；以及 第一、第二和第三N沟道晶体管，其中该第三P沟道晶体管、该第二 P沟道晶体管、该第一 P沟道晶体管、该第一 N沟道晶体管、该第二 N沟道晶体管和该第三N沟道晶体管顺序地串联连接。
4.如权利要求3所述的CSISRPG单元，其中， 该第一 P沟道晶体管的栅极耦接为接收第一控制信号，该第一 N沟道晶体管的栅极耦接为接收与该第一控制信号互补的第二控制信号； 该第三P沟道晶体管的栅极耦接为接收第一电源门控信号，该第三N沟道晶体管的栅极耦接为接收与该第一电源门控信号互补的第二电源门控信号；且该第二 P沟道和N沟道晶体管的栅极耦接为接收该输入信号。
5.如权利要求4所述的CSISRPG单元，其中该第一控制信号通过对该时钟信号和该第二电源门控信号进行逻辑与操作而获得。
6.如权利要求2所述的CSISRPG单元，其中该输入控制电路包括第一和第二 P沟道晶体管以及第一、第二和第三N沟道晶体管，其中该第二 P沟道晶体管、该第一 P沟道晶体管、该第一 N沟道晶体管、该第二 N沟道晶体管和该第三N沟道晶体管顺序地串联连接。
7.如权利要求6所述的CSISRPG单元，其中， 该第一 P沟道晶体管的栅极耦接为接收第一控制信号，该第一 N沟道晶体管的栅极耦接为接收与该第一控制信号互补的第二控制信号； 该第三N沟道晶体管的栅极耦接为接收第二电源门控信号；且 该第二 P沟道晶体管和该第二 N沟道晶体管二者的栅极耦接为接收该输入信号。
8.一种非时钟状态无关CSI状态保持电源门控SRPG单元，包括: 接收输入信号的输入控制电路，其中该输入控制电路是由时钟信号控制的第一传输门； 第一锁存器，具有耦接至该输入控制电路的输出的输入；第二传输门，具有耦接至该第一锁存器的输出的输入，其中该第二传输门的输出包括该SRPG单元的至少一个输出； 第二锁存器，具有耦接至该第二传输门的该输出的输入，其中该第二锁存器的输出包括该SRPG单元的至少一个输出；以及 反相器传输门(20)，具有耦接至该第二锁存器的该输出的输入和耦接至该第一锁存器的输入的输出。
9.如权利要求8所述的SRPG单元，其中对于上升沿时钟触发的SRPG单元，该时钟信号在电源门控信号的断言/解除断言期间保持为高，并且该输入控制电路被禁用。
10.如权利要求8所述的SRPG单元，其中对于下降沿时钟触发的SRPG单元，该时钟信号在电源门控信号的 断言/解除断言期间保持为低，并且该输入控制电路被禁用。
【文档编号】H03K19/00GK103795393SQ201210551411
【公开日】2014年5月14日 申请日期:2012年10月26日 优先权日:2012年10月26日
【发明者】刘毅峰, 陈哲, 章沙雁, 周建 申请人:飞思卡尔半导体公司