专利名称：功率半导体装置的利记博彩app
技术领域：
本发明涉及功率半导体装置，尤其涉及作为开关器件使IGBT和MOSFET并行动作而使用的功率半导体装置。
背景技术：
一直以来,在 IGBT( insulated gate bipolar transistor,绝缘栅双极性晶体管)等开关装置中，以降低开关损耗为目的研究了将MOSFET (MOS field effect transistor,金属氧化物半导体场效应晶体管)与IGBT并联连接的结构。例如在专利文献I的图5中，公开了并联连接的IGBT和MOSFET的各自的栅极共同地连接，用共同的栅极驱动电路驱动两者的结构。由于采用这样的结构，所以利用IGBT和MOSFET的阈值电压之差，能够反映断开时的过渡特性MOSFET的断开特性，吸收断开损耗较大的IGBT的断开特性而降低开关损耗。专利文献1:日本特开平4 - 354156号公报。
发明内容
在上述专利文献I的结构中，由于将IGBT的导通阈值电压设定得比MOSFET得导通阈值电压高，所以在开关时的过渡状态中，全部电流必然流入M0SFET，所以为了对付此情况必须增大MOSFET的电流额定值，存在着难以减小MOSFET的芯片尺寸、难以进行装置整体的小型化这一课题。本发明是为了消除如上所述的问题点而作出的，其目的在于，在作为开关器件使IGBT和MOSFET并行动作而使用的功率半导体装置中，将装置整体小型化。本发明所涉及的功率半导体装置的第一方式是一种功率半导体装置，具备:由串联地插入于供给第一电压的第一电源线与供给第二电压的第二电源线之间并互补地动作的第一及第二开关部构成的反相器；以及控制所述第一及第二开关部的各自的开关动作的第一及第二控制电路，将这些模块化，其中，所述第一开关部具有第一 IGBT及第一 M0SFET，各自的一个主电极与所述第一电源线连接，各自的另一个主电极与所述反相器的输出节点连接，所述第二开关部具有第二 IGBT及第二 M0SFET，各自的一个主电极与所述第二电源线连接，各自的另一个主电极与所述反相器的所述输出节点连接，在所述功率半导体装置的平面布局中，所述第一控制电路配置于与所述第一开关部对置的位置，所述第一 IGBT及所述第一 MOSFET中的一个配置于所述第一控制电路的附近，另一个配置于相比之下距离所述第一控制电路较远的位置，所述第二控制电路配置于与所述第二开关部对置的位置，所述第二 IGBT及所述第二 MOSFET中的一个配置于所述第二控制电路的附近，另一个配置于相比之下距离所述第二控制电路较远的位置，在所述第一 IGBT及所述第一 MOSFET之中，配置于所述第一控制电路的附近的晶体管，将从所述第一控制电路供给的栅极控制信号经由其栅极供给至配置于距离所述第一控制电路较远的位置的晶体管的栅极，在所述第二 IGBT及所述第二 MOSFET之中，配置于所述第二控制电路的附近的晶体管，将从所述第二控制电路供给的栅极控制信号经由其栅极供给至配置于距离所述第二控制电路较远的位置的晶体管。本发明所涉及的功率半导体装置的第二方式是一种功率半导体装置，具备:由串联地插入于供给第一电压的第一电源线与供给第二电压的第二电源线之间并互补地动作的第一及第二开关部构成的反相器；以及控制所述第一及第二开关部的各自的开关动作的第一及第二控制电路，将这些模块化，其中，所述第一开关部具有第一 IGBT及第一 M0SFET，各自的一个主电极与所述第一电源线连接，各自的另一个主电极与所述反相器的输出节点连接，所述第二开关部具有第二 IGBT及第二 M0SFET，各自的一个主电极与所述第二电源线连接，各自的另一个主电极与所述反相器的所述输出节点连接，来自所述第一控制电路的栅极控制信号经由第一电阻元件供给至所述第一 IGBT的栅极，来自所述第一控制电路的所述栅极控制信号经由第二电阻元件供给至所述第一 M0SFET，所述第二电阻元件的电阻值比所述第一电阻元件高，二极管与所述第二电阻元件反向并联连接，来自所述第二控制电路的栅极控制信号经由第一电阻元件供给至所述第二 IGBT的栅极，来自所述第二控制电路的所述栅极控制信号经由第二电阻元件供给至所述第二 M0SFET，所述第二电阻元件的电阻值比所述第一电阻元件高，二极管与所述第二电阻元件反向并联连接。本发明所涉及的功率半导体装置的第三方式是一种功率半导体装置，具备:由串联地插入于供给第一电压的第一电源线与供给第二电压的第二电源线之间并互补地动作的第一及第二开关部构成的反相器；以及控制所述第一及第二开关部的各自的开关动作的第一及第二控制电路，将这些模块化，其中，所述第一开关部具有第一 IGBT及第一 M0SFET，各自的一个主电极与所述第一电源线连接，各自的另一个主电极与所述反相器的输出节点连接，所述第二开关部具有第二 IGBT及第二 M0SFET，各自的一个主电极与所述第二电源线连接，各自的另一个主电极与所述反相器的所述输出节点连接，在所述功率半导体装置的平面布局中，所述第一控制电路配置于与所述第一开关部对置的位置，所述第一 IGBT及所述第一 MOSFET中的一个配置于所述第一控制电路的附近，另一个配置于相比之下距离所述第一控制电路较远的位置，所述第二控制电路配置于与所述第二开关部对置的位置，所述第二 IGBT及所述第二 MOSFET中的一个配置于所述第二控制电路的附近，另一个配置于相比之下距离所述第二控制电路较远的位置，所述第一 IGBT及所述第一 MOSFET是主电流在相对于半导体衬底主面垂直的方向上流动的纵型构造的晶体管，关于所述第一开关部内的配置于所述第一控制电路的附近的晶体管，与其栅极连接的栅极焊盘在所述另一个主电极侧的平面内设置于所述第一控制电路一侧，中继图案在所述另一个主电极侧的平面内设置于与所述第一控制电路相反的一侧，来自所述第一控制电路的第一栅极控制信号供给至所述栅极焊盘，并且来自所述第一控制电路的第二栅极控制信号供给至所述中继图案，所述第二栅极控制信号经由所述中继图案供给至配置于距离所述第一控制电路较远的位置的晶体管的栅极焊盘，所述第二 IGBT及所述第二 MOSFET是主电流在相对于半导体衬底主面垂直的方向上流动的纵型构造的晶体管，关于所述第二开关部内的配置于所述第二控制电路的附近的晶体管，与其栅极连接的栅极焊盘在所述另一个主电极侧的平面内设置于所述第二控制电路一侧，中继图案在所述另一个主电极侧的平面内设置于与所述第二控制电路相反的一侧，来自所述第二控制电路的第一栅极控制信号供给至所述栅极焊盘，并且来自所述第二控制电路的第二栅极控制信号供给至所述中继图案，所述第二栅极控制信号经由所述中继图案供给至配置于距离所述第二控制电路较远的位置的晶体管的栅极焊盘。本发明所涉及的功率半导体装置的第四方式是一种功率半导体装置，具备:由串联地插入于供给第一电压的第一电源线与供给第二电压的第二电源线之间并互补地动作的第一及第二开关部构成的反相器；以及控制所述第一及第二开关部的各自的开关动作的第一及第二控制电路，将这些模块化，其中，所述第一开关部具有第一 IGBT及第一 M0SFET，各自的一个主电极与所述第一电源线连接，各自的另一个主电极与所述反相器的输出节点连接，所述第二开关部具有第二 IGBT及第二 M0SFET，各自的一个主电极与所述第二电源线连接，各自的另一个主电极与所述反相器的所述输出节点连接，所述第一控制电路以在接通时所述第一 IGBT —方先接通、在断开时所述第一 MOSFET —方先断开的方式个别地控制所述第一 IGBT及所述第一 MOSFET的开关动作，所述第二控制电路以在接通时所述第二IGBT —方先接通、在断开时所述第二 MOSFET —方先断开的方式个别地控制所述第二 IGBT及所述第二 MOSFET的开关动作。依据本发明所涉及的功率半导体装置的第一方式，不需要对于控制电路并联配置IGBT和M0SFET，在作为开关器件并联IGBT和MOSFET使用的结构中，能够将装置整体小型化。依据本发明所涉及的功率半导体装置的第二方式，由于与第一及第二 MOSFET的栅极连接的第二电阻元件的电阻值比第一电阻元件高，并且二极管与第二电阻元件反向并联连接，所以在接通时，第一及第二 IGBT接通后第一及第二 MOSFET分别接通，另外，在断开时由于第一及第二 MOSFET的电位经由二极管快速下降，所以第一及第二 MOSFET断开后第一及第二 IGBT分别断开。因此，抑制在开关时流动至第一及第二 MOSFET的电流，第一及第二 MOSFET不需要具有与最大电流通电对应的额定值，所以能够将第一及第二 MOSFET小型化，能够将装置整体小型化。依据本发明所涉及的功率半导体装置的第三方式，经由中继图案将第一栅极控制信号供给至配置于距离第一控制电路较远的位置的晶体管的栅极焊盘，经由中继图案将第二栅极控制信号供给至配置于距离第二控制电路较远的位置的晶体管的栅极焊盘，所以向位于距离第一及第二控制电路较远的位置的器件的布线操作变得容易。依据本发明所涉及的功率半导体装置的第四方式，第一控制电路以在接通时第一IGBT 一方先接通、在断开时第一 MOSFET —方先断开的方式个别地控制第一 IGBT及第一MOSFET的开关动作，第二控制电路以在接通时第二 IGBT—方先接通、在断开时第二MOSFET一方先断开的方式个别地控制第二 IGBT及第二 MOSFET的开关动作。由此，抑制在开关时的过渡状态下流动至第一及第二 MOSFET的电流，第一及第二 MOSFET不需要具有与最大电流通电对应的额定值，所以能够将第一及第二 MOSFET小型化，能够将装置整体小型化。
图1是示出本发明所涉及的实施方式的三相反相器模块的电路结构的图。图2是示出本发明所涉及的实施方式的三相反相器模块的内部结构的图。图3是本发明所涉及的实施方式的三相反相器模块的内部结构的局部图。图4是说明栅极一发射极间电压的下降的结构的图。图5是说明栅极一发射极间电压的下降的结构的图。
图6是说明本发明所涉及的实施方式的变形例2的三相反相器模块中的反相器单体的动作的图。图7是示出IGBT及MOSFET接通时的电流、电压特性的图。图8是示出IGBT及MOSFET断开时的电流、电压特性的图。图9是示出本发明所涉及的实施方式的变形例4中的IGBT及MOSFET的结构的电路图。图10是本发明所涉及的实施方式的变形例4中的IGBT及MOSFET的布局图。图11是示出本发明所涉及的实施方式的变形例5中的IGBT及MOSFET的结构的电路图。图12是本发明所涉及的实施方式的变形例5中的IGBT及MOSFET的布局图。图13是示出IGBT及MOSFET接通时的电流、电压特性的图。图14是示出IGBT及MOSFET断开时的电流、电压特性的图。图15是示出本发明所涉及的实施方式的变形例6的三相反相器模块的电路结构的图。图16是示出本发明所涉及的实施方式的变形例6的三相反相器模块的内部结构的图。标号说明
I 6 IGBT ;7 12 MOSFET; 18、19栅极控制电路；Gl、G2、Gll栅极焊盘。
具体实施例方式<实施方式>
在图1中，作为本发明所涉及的功率半导体装置的实施方式，示出了三相反相器模块100的电路结构。图1所不的三相反相器模块100由三个反相器IVl IV3构成。反相器IVl具备:在与供给电源电压的端子Tl连接的电源线P和与供给基准电压的端子T5连接的电源线N之间串联连接的MOSFET (MOS field effect transistor) 7及10 ;以及分别与 M0SFET7 及 10 并联连接的 IGBT (insulated gate bipolar transistor)l及4。而且，M0SFET7及10的各自的源极及漏极共同与端子T2连接。在此，IGBTl和M0SFET7是高电位侧的开关器件，利用两者构成高电位侧的开关部，IGBT4和M0SFET10是低电位侧的开关器件，利用两者构成低电位侧的开关部。在此，“M0S”这一术语，从前用于金属/氧化物/半导体的层叠构造，取Metal —Oxide — Semiconductor的首字母。然而尤其是在具有MOS构造的场效应晶体管(以下,简称为“M0S晶体管”)中，近年来的集成化、从制造工艺的改善等观点改善了栅极绝缘膜、栅电极的材料。例如在MOS晶体管中，主要从源极/漏极自匹配而形成的观点，作为栅电极的材料采用多晶硅代替金属。另外从改善电特性的观点，作为栅极绝缘膜的材料采用高介电常数的材料，但该材料不一定限于氧化物。因此，“M0S”这一术语不一定仅限于金属/氧化物/半导体的层叠构造而采用，在本说明书中不以那样的限定为前提。即，鉴于技术常识，在此“M0S”不仅是起因于其词源的略语，还具有包含广泛的导电体/绝缘体/半导体的层叠构造的意思。反相器IV2也是同样的结构，具备在电源线P — N间串联连接的M0SFET8及11，以及分别与M0SFET8及11分别并联连接的IGBT2及5。而且，M0SFET8及11的各自的源极及漏极共同地与端子T3连接。在此，IGBT2和M0SFET8是高电位侧的开关器件，利用两者构成高电位侧的开关部，IGBT5和M0SFET11是低电位侧的开关器件，利用两者构成低电位侧的开关部。反相器IV3具备在电源线P — N间串联连接的M0SFET9及12，以及分别与M0SFET9及12并联连接的IGBT3及6。而且，M0SFET9及12的各自的源极及漏极共同地与端子T4连接。在此，IGBT3和M0SFET9是高电位侧的开关器件，利用两者构成高电位侧的开关部，IGBT6和M0SFET12是低电位侧的开关器件，利用两者构成低电位侧的开关部。M0SFET7及IGBTl的栅极共同地与栅极控制电路18连接，M0SFET7的源极及IGBTl的发射极共同地与栅极控制电路18连接。M0SFET8及IGBT2的栅极共同地与栅极控制电路18连接，M0SFET8的源极及IGBT2的发射极共同地与栅极控制电路18连接。另外，M0SFET9及IGBT3的栅极共同地与栅极控制电路18连接，M0SFET9的源极及IGBT3的发射极共同地与栅极控制电路18连接。在此，将连接IGBTl 3的各自的栅极和栅极控制电路18的连接线称为线13，将连接IGBTl 3的各自的栅极和M0SFET7 9的栅极的连接线称为线15，将连接IGBTl 3的各自的发射极和M0SFET7 9的源极的连接线称为线16，将连接线16和栅极控制电路18的连接线称为线14。另外，将连接各个线16和端子T2 T4的连接线称为线17。另外，MOSFETIO及IGBT4的栅极共同地与栅极控制电路19连接，MOSFET11及IGBT5的栅极共同地与栅极控制电路19连接，M0SFET12及IGBT6的栅极共同地与栅极控制电路19连接。此外，栅极控制电路18及19构成为经由端子TlO供给基准电压的结构。图2是示出三相反相器模块100的内部结构的图。三相反相器模块100是由树脂密封的封装件，但在图2中省略密封树脂，用虚线示出树脂封装件RP的形成区域。如图2所示，三相反相器模块100在矩形树脂封装件RP的一个长边侧配置栅极控制电路18及19，在另一个长边侧配置IGBTl 6、M0SFET7 12。如图2所示，三相反相器模块100具有开关器件的栅极控制电路18及19，所以被称为 IPM (Intelligent Power Module,智能功率模块)。在配置有栅极控制电路18及19的一侧配置引线框LF1，在配置有IGBTl 6、M0SFET7 12的一侧配置引线框LF2。 引线框LFl具有多个引线LTl、以及分别搭载栅极控制电路18及19的裸芯片焊盘(die pad) Pll 及 P12。裸芯片焊盘Pll及P12以与树脂封装件RP的长边平行的方式排列并共同地连接，并且分别与引线LTl中的任一个连接。经由这些引线LTl对栅极控制电路18及19供给基准电压，所以这些引线LTl成为图1中的端子T10。弓丨线框LF2具有5根引线LT2、裸芯片焊盘Pl P4以及引线接合区域P5、P21 P23。
裸芯片焊盘Pl P4以与树脂封装件RP的长边平行的方式排列，并且各个独立。另外，引线接合区域P21 P23分别以成为整体的方式与裸芯片焊盘P2 P4连接，引线LT2分别以成为整体的方式与引线接合区域P21 P23连接。另外，引线LT2分别以成为整体的方式与裸芯片焊盘Pl及引线接合区域P5连接，引线接合区域P21 P23及引线接合区域P5以与树脂封装件RP的长边平行的方式排列。在此，与裸芯片焊盘Pl成为一体的引线LT2相当于图1所示的端子Tl，与引线接合区域P21 P23分别成为一体的引线LT2相当于端子T2 T4，与引线接合区域P5成为一体的引线LT2相当于端子T5。在图2中，在裸芯片焊盘Pl的引线框LFl侧的端缘，以与栅极控制电路18对置的方式排列IGBTl 3，在裸芯片焊盘P2 P4的引线框LFl侧的端缘，以与栅极控制电路19对置的方式分别配置IGBT4 6。另外，在裸芯片焊盘Pl上，以与IGBTl 3的各个对置的方式配置M0SFET7 9，在裸芯片焊盘P2 P4上，以与IGBT4 6的各个对置的方式配置M0SFET10 12。在此，在图3示出图2中的区域“A”的详细图。区域“A”是包含裸芯片焊盘P2、以及在其上配置的IGBT4和M0SFET10及其周边的区域，使用该图对IGBT及MOSFET的结构进行说明。如图3所示，关于IGBT4，与裸芯片焊盘P2的主面相接的一侧为集电极，其相反侧为发射极E，IGBT4是主电流相对于半导体衬底主面垂直流动的纵型构造的IGBT，在发射极E侧的平面内具有两个栅极焊盘Gl及G2。S卩，在矩形发射极E侧的一个短边侧的端缘部设置有栅极焊盘G1，在另一个端缘部设置有栅极焊盘G2。栅极焊盘Gl和G2在IGBT4内相连，从栅极控制电路19供给栅极焊盘Gl的栅极控制信号能够从栅极焊盘G2取出。此外，当IGBT4搭载于裸芯片焊盘P2上时，栅极焊盘Gl以向着栅极控制电路19侧的方式配置。另外，如图3所示，关于M0SFET10，与裸芯片焊盘P2的主面相接的一侧为漏极，其相反侧为源极S，M0SFET10是主电流相对于半导体衬底主面垂直地流动的纵型构造的MOSFET,在源极S侧的平面内具有栅极焊盘Gl I。S卩，在矩形源极S侧的一个短边侧的端缘部设置有栅极焊盘G11。此外，当M0SFET10搭载于裸芯片焊盘P2上时，栅极焊盘Gll以向着IGBT4侧的方式配置。另外，在IGBT4和M0SFET10搭载于裸芯片焊盘P2上的情况下，IGBT4的栅极焊盘G2和M0SFET10的栅极焊盘Gll以成为互相相向的位置的方式设置栅极焊盘G2及Gll的一方，引线接合时较合适。此外，IGBTl 3、5、6及M0SFET7 9、11、12的结构也相同。另外，如图2所示，IGBTl 3的各自的栅极焊盘Gl (图3)及发射极E (图3)通过引线接合而与栅极控制电路18连接，而进行栅极控制电路18和栅极焊盘Gl的连接的布线是线13，进行栅极控制电路18和源极S的连接的布线是线14。另外，IGBTl 3的各自的栅极焊盘G2 (图3)与M0SFET7 9的各自的栅极焊盘Gll (图3)通过引线接合进行连接，而进行该连接的布线是线15。另外，IGBTl 3的各自的发射极E (图3)与M0SFET7 9的各自的源极S (图3)通过引线接合进行连接，而进行该连接的布线是线16。而且，M0SFET7 9的各自的源极S (图3)与引线接合区域P21 P23通过引线接合进行连接，而进行该连接的布线是线17。另外，如图2所示，IGBT4 6的各自的栅极焊盘Gl (图3)及源极S (图3)通过引线接合与栅极控制电路19连接，IGBT4 6的各自的栅极焊盘G2 (图3)与M0SFET10 12的各自的栅极焊盘Gll (图3)通过引线接合进行连接。另外，IGBT4 6的各自的发射极E (图3)与M0SFET10 12的各自的源极S (图3)通过引线接合进行连接，M0SFET10 12的各自的源极S (图3)与引线接合区域P5通过引线接合进行连接。如图2所示，在配置于栅极控制电路18及19的附近的IGBTl 6中，设置有栅极焊盘Gl及G2，在各自的栅极焊盘Gl与栅极控制电路18及19之间通过引线接合进行连接，配置于距离栅极控制电路18及19较远的位置的M0SFET7 12的各自的栅极焊盘Gll通过引线接合而与IGBTl 6的各自的栅极焊盘G2连接，由此在作为开关器件并联IGBT和MOSFET使用的结构中，能够抑制装置整体大型化。即，在M0SFET7 12配置于栅极控制电路18及19的附近的情况下，在M0SFET7 12必须分别设置两个与栅极焊盘Gl及G2同样的栅极焊盘。因此，减小作为M0SFET7 12的半导体芯片的有效面积。为了降低MOSFET的导通电阻，芯片尺寸增大，成本也增高。由于如果在MOSFET设置两个这样的栅极焊盘则有效面积减小，因此为了维持有效面积，必须进一步增大芯片尺寸，如果MOSFET的芯片尺寸进一步增大，则装置整体会大型化。然而，通过将M0SFET7 12配置于距离栅极控制电路18及19较远的位置，从而一个栅极焊盘就可以完成，抑制有效面积减小，不需要增大芯片尺寸。因此，能够抑制装置整体的大型化。〈变形例I>
此外，在以上说明中，示出了在栅极控制电路18及19附近配置IGBTl 6，在距离栅极控制电路18及19较远的位置配置M0SFET7 12的结构，但在采用这样的结构的情况下，存在着流过主电路电流的路径与栅极充电环重叠，IGBTl 6的栅极一发射极间电压下降的可能性。关于该结构，使用图4进行说明。图4示出从模块内的栅极控制电路19的基准电位取出基准电位的结构。在图4中，为了简单化起见，仅对MOSFET 10和IGBT4的组进行示出，示意性示出了IGBT4的栅极充电环IGL、M0SFET10的栅极充电环MGL、以及主电路电流(过负载时大半流过IGBT )路径 MC。如图4所示，主电路电流路径MC含有与IGBTl的栅极充电环IGL及M0SFET10的栅极充电环MGL重叠而流过的部分，在过负载时存在着IGBT4的栅极一发射极间电压下降的可能性。另一方面，如图5所示，当M0SFET10配置于栅极控制电路19的附近时，减小IGBT7的栅极充电环IGL与主电路电流路径MC重叠的比例，能够减小IGBT4的栅极一发射极间电压下降的比例。S卩，通过在栅极控制电路18及19的附近配置M0SFET7 12，并且在距离栅极控制电路18及19较远的位置配置IGBTl 6，能够减小栅极电压下降的比例。但是，在该情况下，在M0SFET7 12设置栅极焊盘Gl及G2，设置于IGBTl 6的栅极焊盘Gll与栅极焊盘G2通过引线接合进行连接。这样，通过将M0SFET7 12配置于栅极控制电路18及19的附近，从而抑制过负载时的主电路电流所导致的IGBT的栅极一发射极间电压下降，能够减小过负载时的损耗。〈变形例2>
在以上说明的三相反相器模块100中，将IGBT的阈值电压设置得比MOSFET的阈值电压低，在开关时的过渡状态下是总电流流动于IGBT侧的结构。在作为开关器件并联IGBT和MOSFET使用的结构中，一般而言MOSFET的阈值电压一方设置得较低，采用总是先使IGBT断开，随后断开MOSFET的序列。作为在该情况下的效果，虽然能够抑制尾电流而降低断开损耗，但是在过渡状态下，总电流(IGBT电流+ MOSFET电流)必定流动至M0SFET，所以难以将MOSFET小型化。相对于此，通过将IGBT的阈值电压设定得比MOSFET的阈值电压低，能够抑制开关时流动至MOSFET的电流，并通过将MOSFET小型化而将模块整体小型化。在此，使用图6 图8，对IGBT及MOSFET的开关时的动作进行说明。图6是说明基于图1所示的反相器IVl单体的动作的图，示出反相器IVl与电感负载连接的情况下的结构。此外，在图6中，对于与图1所示的结构相同的结构添加相同标号，并省略重复的说明。在图6中，在端子Tl与T5之间连接有外带的电容器SC，但是这是为了通过整流电路PW整流并平滑化供给至PN线间的电压。另外，电感负载L与供给反相器IVl的输出的端子T2连接。此外，在以下的说明中，说明低电位侧的IGBT4及M0SFET10的开关动作，因此在图6中方便起见成为仅对栅极控制电路19供给控制信号CP的结构。图7是稳定状态下负载电流的大部分流动至IGBT那样的从较中电流到高电流区域中的IGBT4及M0SFET10接通时的电流、电压特性的图，图8是示出IGBT4及M0SFET10断开时的电流、电压特性的图。在图7中，在控制信号CP从低电位(”L”)变为高电位(”H”)而接通的情况下，将栅极电压VGE供给IGBT4及M0SFET10时，IGBT4的阈值电压一方较低，所以IGBT4 —方先接通，IGBT电流Ic开始流动。不久，栅极电压VGE达到M0SFET10的阈值电压时，M0SFET10接通，MOSFET电流Id开始流动。在接通M0SFET10时，已接通IGBT4并经过了既定时间，IGBT4变为稳定状态，因此电流几乎流动至IGBT4，几乎不流动至M0SFET10。完全接通IGBT4，IGBT4的集电极一发射极间电压VCE大致为0，进一步接通MOSFETIO时，总电流I大致为固定。这样，通过将IGBT的阈值电压设定得比MOSFET的阈值电压低，从而能够抑制接通时流动至MOSFET的电流。另外，在图8中，在控制信号CP从“H”变为“L”而断开的情况下，供给IGBT4及MOSFETIO的栅极电压VGE开始下降时，M0SFET10的阈值电压一方较高，所以M0SFET10 —方先断开，MOSFET电流Id开始下降。随后，由于栅极电压VGE下降，IGBT电流Ic开始下降，比IGBT4的阈值电压低，从而断开IGBT4，IGBT电流Ic不流动。完全断开IGBT4，IGBT4的集电极一发射极间电压VCE上升时，总电流I变为O。
这样，通过将IGBT的阈值电压设定得比MOSFET的阈值电压低，从而在断开时MOSFET先断开，因此总电流流动至在此时点处于导通状态的IGBT，电流不流动至M0SFET。
如以上那样，通过将IGBT的阈值电压设定得比MOSFET的阈值电压低，能抑制开关时流动至MOSFET的电流，MOSFET不需要具有与最大电流通电对应的额定值，因此能够将MOSFET小型化并且能够将模块整体小型化。
此外，在开关的过渡状态下，以总电流必定流动至IGBT侧的方式设定IGBT及MOSFET的阈值电压，而通过制造时的沟道注入的杂质量来设定阈值电压。
〈变形例3> 如图1所示，在作为开关器件并联IGBT和MOSFET使用的结构中，由于并联连接不同特性的器件，所以存在着产生栅极振荡的可能性。因此，通过在从位于距离栅极控制电路18及19较远的位置的器件、例如M0SFET7 12的栅极焊盘下到栅极之间内置电阻元件而抑制栅极振荡的产生。
由于位于距离栅极控制电路18及19较远的位置的器件的栅极充电环较长，寄生电感较大，因此产生栅极振荡的可能性更高，但通过内置电阻元件，能够有效地抑制栅极振荡的产生。
此外，内置的电阻元件的电阻值设定为位移电流所导致的栅极电位的上浮不高的值。
另外，也可以内置于位于栅极控制电路18及19的附近的器件、例如IGBTl 6。
<变形例4> 在变形例2中，说明了通过将IGBT的阈值电压设定得比MOSFET的阈值电压低，从而抑制开关时流动至MOSFET的电流的结构，但通过采用以下使用图9及图10所说明的结构，也能够抑制开关时流动至MOSFET的电流。
图9是示出对于IGBT4及M0SFET10应用本变形例的结构的电路图。如图9所示，成为对于IGBT4经由电阻元件R2输入来自栅极控制电路19的栅极控制信号，对于M0SFET10经由电阻元件Rl输入来自栅极控制电路19的栅极控制信号的结构。另外，反向并联二极管Dl与电阻元件Rl连接。此外，反向并联二极管D2与MOSFET10连接，但这是内部寄生二极管。
通过采用这样的结构，并将电阻元件Rl的电阻值设定得比电阻元件R2的电阻值大，从而在接通时接通IGBT4后再接通M0SFET10，另外，在断开时经由二极管Dl而MOSFETIO的电位快速下降，因此断开M0SFET10后再断开IGBT4。因此，在开关时，能抑制流动至MOSFET的电流，MOSFET不需要具有与最大电流通电对应的额定值，因此能够将MOSFET小型化，能够将模块整体小型化。
此外，在以MOSFET的栅极容量为Cl，以IGBT的栅极容量为C2的情况下，电阻元件Rl及电阻元件R2的电阻值设定为ClRl > C2R2，设定为在接通时接通IGBT4后再接通MOSFETIO 的值。
图10是示出裸芯片焊盘P2、其上所配置的IGBT4以及M0SFET10及其周边的区域的布局图。
如图10所示，在搭载有栅极控制电路19的裸芯片焊盘P12的附近，设置有裸芯片焊盘P31、P32及P33。裸芯片焊盘P31 P33包含于引线框LFl (图2)，这些的终端成为引线LT1，但这些引线LTl以浮动状态使用。
在相对栅极控制电路19更接近裸芯片焊盘P2的位置，隔开间隔并联排列裸芯片焊盘P31 P33，裸芯片焊盘P32位于中央。
栅极控制电路19与裸芯片焊盘P32通过引线接合进行连接，裸芯片焊盘P32与裸芯片焊盘P31之间通过电阻元件Rl及二极管Dl进行连接。另外，裸芯片焊盘P32与裸芯片焊盘P33之间通过电阻元件R2进行连接。而且，裸芯片焊盘P31与M0SFET11的栅极焊盘Gll通过引线接合进行连接。另外，裸芯片焊盘P33与IGBT4的栅极焊盘Gl通过引线接合进行连接。
在该情况下，在IGBT4中不仅仅设置一个栅极焊盘，MOSFETIO的栅极焊盘Gll与裸芯片焊盘P31连接，但是通过采用图9及图10所示的结构，能够将MOSFET小型化，能够将模块整体小型化。
〈变形例5> 在以上所说明的实施方式及其变形例I 4中，示出了从栅极控制电路对于IGBT及MOSFET供给共同的栅极控制信号的结构，但通过以下使用图11及图12说明的结构，也能够从栅极控制电路对于IGBT及MOSFET分别个别地供给栅极控制信号。
图11是示出对IGBT4及M0SFET10应用本变形例的结构的电路图。如图11所示，成为分别从栅极控制电路19对于IGBT4及M0SFET10个别地供给栅极控制信号的结构。
S卩，成为从栅极控制电路19经由布线Wl对IGBT4的栅极供给栅极控制信号，并且经由布线W2、W3及W4对M0SFET10的栅极供给栅极控制信号的结构。
在该情况下，布线W3是设置于IGBT4的中继图案，布线W3与栅极控制电路19之间通过布线W2进行连接，布线W3与M0SFET10的栅极之间通过布线W4进行连接。
图12是示出裸芯片焊盘P2、在其上配置的IGBT4以及M0SFET10及其周边的区域的布局图。
栅极控制电路19与IGBT4的栅极焊盘Gl通过引线接合进行连接，该布线相当于布线W1。另外，在IGBT4的发射极E侧的表面上，设置有中继图案W3，其相当于布线W3。
栅极控制电路19与中继图案W3通过引线接合进行连接，该布线相当于布线W2。而且，中继图案W3与M0SFET11的栅极焊盘Gl I通过引线接合进行连接，该布线相当于布线W40
中继图案W3与M0SFET11的发射极E电绝缘。此外，发射极E与中继图案W3的电位差、和发射极E与栅极焊盘Gl的电位差是同一程度，用于绝缘的结构也经由绝缘材配置于发射极E上等简单的构成即可。
通过经由该中继图案W3连接布线W2与W4，将来自栅极控制电路19的栅极控制信号供给至M0SFET10的栅极。
此外，在以上所述中，示出了将IGBTl 6配置于栅极控制电路18及19的附近，并将中继图案W3设置于IGBTl 6的结构，但是也可以将M0SFET7 12配置于栅极控制电路18及19的附近，并将中继图案W3设置于M0SFET7 12。
这样，由于在位于栅极控制电路18及19的附近的器件设置中继图案W3，并经由中继图案W3对位于距离栅极控制电路18及19较远的位置的器件从栅极控制电路18及19供给栅极控制信号，所以向位于距离栅极控制电路较远的位置的器件的布线操作变得容易。
另外，通过对于IGBT及MOSFET从栅极控制电路分别个别地供给栅极控制信号，并个别地调整IGBT及MOSFET的接通、断开的定时，能够实现在开关时的过渡状态下总电流流动至IGBT侧的结构。
图13是示出IGBT4及M0SFET10的接通时的电流、电压特性的图，图14是示出IGBT4及M0SFET10的断开时的电流、电压特性的图。
在图13中，在接通时，以IGBT4—方先接通的方式从栅极控制电路19供给栅极控制信号。对IGBT4供给栅极电压VGE，达到阈值电压时IGBT4接通，IGBT电流Ic开始流动。
在比IGBT4迟既定时间后，从栅极控制电路19向M0SFET10供给栅极控制信号。向MOSFETIO供给栅极电压VGS，在达到阈值电压时M0SFET10接通，MOSFET电流Id开始流动。当M0SFET10接通时，由于IGBT4已接通并经过了既定时间，IGBT4变为稳定状态，所以电流大部分流动至IGBT4，几乎未流动至M0SFET10。
IGBT4完全接通，IGBT4的集电极一发射极间电压VCE大致为0，进一步接通MOSFETIO时，总电流I大致固定。
这样，在接通时，以IGBT —方先接通的方式供给栅极控制信号，从而能够抑制在接通时流动至MOSFET的电流。
另外，在图14中，在断开时，以M0SFET10 —方先断开的方式控制栅极控制信号。供给至M0SFET10的栅极电压VGS下降，当降低到比阈值电压低时M0SFET10断开，MOSFET电流Id开始下降。
在M0SFET10断开的定时，供给至IGBT4的栅极控制信号开始下降，当比阈值电压低时IGBT4断开。由于IGBT4断开，IGBT电流Ic不流动。
IGBT4完全断开，IGBT4的集电极一发射极间电压VCE上升时，总电流I为O。
这样，在断开时，以MOSFET先断开的方式供给栅极控制信号，由此总电流流动至在此时点处于导通状态的IGBT，电流不流动至M0SFET。
如以上那样，通过个别地调整IGBT及MOSFET的接通、断开的定时，从而在开关时的过渡状态下，抑制流动至MOSFET的电流，MOSFET不需要具有与最大电流通电对应的额定值，因此能够将MOSFET小型化，能够将模块整体小型化。
此外，关于个别地调整IGBT及MOSFET的接通、断开的定时，在栅极控制电路18及19中，构成为以供给至IGBT的栅极控制信号和供给至MOSFET的栅极控制信号之间产生时间差的方式，经由例如延迟电路输出栅极控制信号。
<变形例6> 在以上说明的实施方式及其变形例I 4中，示出了从栅极控制电路对于IGBT及MOSFET供给共同的栅极控制信号的结构，而以下通过采用使用图15及图16说明的结构，也能够对于IGBT及MOSFET从栅极控制电路分别个别地供给栅极控制信号。
在图15中示出了应用本变形例的三相反相器模块100A的电路结构。此外，对与图1所示的三相反相器模块100相同的结构添加同一标号，省略重复的说明。
如图15所示，在三相反相器模块100A中，M0SFET7及IGBTl的栅极分别个别地与栅极控制电路18连接，M0SFET8及IGBT2的栅极，分别个别地与栅极控制电路18连接，M0SFET9及IGBT3的栅极，分别个别地与栅极控制电路18连接。
在此，将连接IGBTl 3的各自的栅极与栅极控制电路18的连接线称为线13，将连接M0SFET7 9的各自的栅极与栅极控制电路18的连接线称为线13A。
另外，M0SFET10及IGBT4的栅极分别个别地与栅极控制电路19连接，M0SFET11及IGBT5的栅极，分别个别地与栅极控制电路19，MOSFET12的栅极及IGBT6的栅极分别个别地与栅极控制电路19连接。
图16是示出三相反相器模块100A的内部结构的图。此外，对于与图2所示的三相反相器模块100相同的结构添加同一标号，省略重复的说明。
如图16所示，在三相反相器模块100A中，在IGBTl 6，栅极焊盘仅设置栅极焊盘Gl, IGBTl 3的各自的栅极焊盘Gl与栅极控制电路18引线接合，IGBT4 6的各自的栅极焊盘Gl与栅极控制电路19引线接合。另外，M0SFET7 9的各自的栅极焊盘Gll与栅极控制电路18引线接合，MOSFETIO 12的各自的栅极焊盘Gll与栅极控制电路19引线接合。
如图16所示，配置于栅极控制电路18及19的附近的IGBTl 6的各自的栅极焊盘Gl与栅极控制电路18及19之间通过引线接合进行连接，配置于距离栅极控制电路18及19较远的位置的M0SFET7 12的各自的栅极焊盘Gll与栅极控制电路18及19之间也通过引线接合进行连接，从而对于IGBT及MOSFET从栅极控制电路分别个别地供给栅极控制信号，个别地调整IGBT及MOSFET的接通、断开的定时。此外，对IGBT及MOSFET的接通、断开的定时，能应用使用图14及图15所说明的定时。
由此，在开关时的过渡状态下，抑制流动至MOSFET的电流，MOSFET不需要具有与最大电流通电对应的额定值，所以能够将MOSFET小型化，能够将模块整体小型化。
<变形例7 > 在以上的说明中，虽然对MOSFET的种类没有特别的限定，但可以构成为在硅(Si)衬底上形成的硅半导体装置，也可以作为在碳化硅(SiC)衬底上形成的碳化硅半导体装置、在由氮化镓(GaN)类材料构成的衬底上形成的氮化镓半导体装置。
SiC, GaN是宽带隙半导体，关于通过宽带隙半导体构成的半导体装置，耐电压性高，许容电流密度也高，所以与硅半导体装置相比能小型化，通过将M0SFET7 12进一步小型化，从而能够进一步将三相反相器模块100及100A小型化。
另外，当然，也可以是IGBTl 4作为宽带隙半导体装置，也可以是IGBTl 4及M0SFET7 12双方作为宽带隙半导体装置。
此外，本发明在其发明的范围内能对实施方式进行改变、变形、省略。
权利要求
1.一种功率半导体装置，具备由串联地插入于供给第一电压的第一电源线与供给第二电压的第二电源线之间并互补地动作的第一及第二开关部构成的反相器；以及控制所述第一及第二开关部的各自的开关动作的第一及第二控制电路，将这些模块化，其中， 所述第一开关部具有第一 IGBT及第一 MOSFET，各自的一个主电极与所述第一电源线连接，各自的另一个主电极与所述反相器的输出节点连接， 所述第二开关部具有第二 IGBT及第二 MOSFET，各自的一个主电极与所述第二电源线连接，各自的另一个主电极与所述反相器的所述输出节点连接， 在所述功率半导体装置的平面布局中， 所述第一控制电路配置于与所述第一开关部对置的位置，所述第一 IGBT及所述第一MOSFET中的一个配置于所述第一控制电路的附近，另一个配置于相比之下距离所述第一控制电路较远的位置， 所述第二控制电路配置于与所述第二开关部对置的位置，所述第二 IGBT及所述第二MOSFET中的一个配置于所述第二控制电路的附近，另一个配置于相比之下距离所述第二控制电路较远的位置， 在所述第一 IGBT及所述第一MOSFET之中，配置于所述第一控制电路的附近的晶体管，将从所述第一控制电路供给的栅极控制信号经由其栅极供给至配置于距离所述第一控制电路较远的位置的晶体管的栅极， 在所述第二 IGBT及所述第二MOSFET之中，配置于所述第二控制电路的附近的晶体管，将从所述第二控制电路供给的栅极控制信号经由其栅极供给至配置于距离所述第二控制电路较远的位置的晶体管。
2.如权利要求1所述的功率半导体装置，其中， 所述第一 IGBT及所述第一 MOSFET是主电流在相对于半导体衬底主面垂直的方向上流动的纵型构造的晶体管， 关于配置于所述第一开关部内的所述第一控制电路的附近的晶体管，与其栅极连接的第一栅极焊盘在所述另一个主电极侧的平面内设置于所述第一控制电路一侧，第二栅极焊盘在所述另一个主电极侧的平面内设置于与所述第一控制电路相反的一侧， 来自所述第一控制电路的所述栅极控制信号供给至所述第一栅极焊盘，所述栅极控制信号从所述第二栅极焊盘输出，并供给至配置于距离所述第一控制电路较远位置的晶体管的栅极焊盘， 所述第二 IGBT及所述第二 MOSFET是主电流在相对于半导体衬底主面垂直的方向上流动的纵型构造的晶体管， 关于配置于所述第二开关部内的所述第二控制电路的附近的晶体管，与其栅极连接的第一栅极焊盘在所述另一个主电极侧的平面内设置于所述第二控制电路一侧，第二栅极焊盘在所述另一个主电极侧的平面内设置于与所述第二控制电路相反的一侧， 来自所述第二控制电路的所述栅极控制信号供给至所述第一栅极焊盘，所述栅极控制信号从所述第二栅极焊盘输出，并供给至配置于距离所述第二控制电路较远的位置的晶体管的栅极焊盘。
3.如权利要求2所述的功率半导体装置，其中， 在所述第一开关部中，所述第一 IGBT配置于所述第一控制电路的附近，在所述第二开关部中，所述第二 IGBT配置于所述第二控制电路的附近。
4.如权利要求2所述的功率半导体装置，其中， 在所述第一开关部中，所述第一 MOSFET配置于所述第一控制电路的附近， 在所述第二开关部中，所述第二 MOSFET配置于所述第二控制电路的附近。
5.如权利要求1所述的功率半导体装置，其中， 所述第一 IGBT的阈值电压设定得比所述第一 MOSFET的阈值电压低， 所述第二 IGBT的阈值电压设定得比所述第二 MOSFET的阈值电压低。
6.如权利要求1所述的功率半导体装置，其中， 所述第一开关部内的配置于距离所述第一控制电路较远的位置的晶体管在其栅极焊盘与栅极之间具有电阻元件， 所述第二开关部内的配置于距离所述第二控制电路较远的位置的晶体管在其栅极焊盘与栅极之间具有电阻元件。
7.—种功率半导体装置，具备由串联地插入于供给第一电压的第一电源线与供给第二电压的第二电源线之间并互补地动作的第一及第二开关部构成的反相器；以及控制所述第一及第二开关部的各自的开关动作的第一及第二控制电路，将这些模块化，其中， 所述第一开关部具有第一 IGBT及第一 M0SFET，各自的一个主电极与所述第一电源线连接，各自的另一个主电极与所述反相器的输出节点连接， 所述第二开关部具有第二 IGBT及第二 M0SFET，各自的一个主电极与所述第二电源线连接，各自的另一个主电极与所述反相器的所述输出节点连接， 来自所述第一控制电路的栅极控制信号经由第一电阻元件供给至所述第一 IGBT的栅极， 来自所述第一控制电路的所述栅极控制信号经由第二电阻元件供给至所述第一MOSFET, 所述第二电阻元件的电阻值比所述第一电阻元件高，二极管与所述第二电阻元件反向并联连接， 来自所述第二控制电路的栅极控制信号经由第一电阻元件供给至所述第二 IGBT的栅极， 来自所述第二控制电路的所述栅极控制信号经由第二电阻元件供给至所述第二MOSFET, 所述第二电阻元件的电阻值比所述第一电阻元件高，二极管与所述第二电阻元件反向并联连接。
8.—种功率半导体装置，具备由串联地插入于供给第一电压的第一电源线与供给第二电压的第二电源线之间并互补地动作的第一及第二开关部构成的反相器；以及控制所述第一及第二开关部的各自的开关动作的第一及第二控制电路，将这些模块化，其中， 所述第一开关部具有第一 IGBT及第一 M0SFET，各自的一个主电极与所述第一电源线连接，各自的另一个主电极与所述反相器的输出节点连接， 所述第二开关部具有第二 IGBT及第二 M0SFET，各自的一个主电极与所述第二电源线连接，各自的另一个主电极与所述反相器的所述输出节点连接， 在所述功率半导体装置的平面布局中，所述第一控制电路配置于与所述第一开关部对置的位置，所述第一 IGBT及所述第一MOSFET中的一个配置于所述第一控制电路的附近，另一个配置于相比之下距离所述第一控制电路较远的位置， 所述第二控制电路配置于与所述第二开关部对置的位置，所述第二 IGBT及所述第二MOSFET中的一个配置于所述第二控制电路的附近，另一个配置于相比之下距离所述第二控制电路较远的位置， 所述第一 IGBT及所述第一 MOSFET是主电流在相对于半导体衬底主面垂直的方向上流动的纵型构造的晶体管， 关于所述第一开关部内的配置于所述第一控制电路的附近的晶体管，与其栅极连接的栅极焊盘在所述另一个主电极侧的平面内设置于所述第一控制电路一侧，中继图案在所述另一个主电极侧的平面内设置于与所述第一控制电路相反的一侧， 来自所述第一控制电 路的第一栅极控制信号供给至所述栅极焊盘，并且来自所述第一控制电路的第二栅极控制信号供给至所述中继图案，所述第二栅极控制信号经由所述中继图案供给至配置于距离所述第一控制电路较远的位置的晶体管的栅极焊盘， 所述第二 IGBT及所述第二 MOSFET是主电流在相对于半导体衬底主面垂直的方向上流动的纵型构造的晶体管， 关于所述第二开关部内的配置于所述第二控制电路的附近的晶体管，与其栅极连接的栅极焊盘在所述另一个主电极侧的平面内设置于所述第二控制电路一侧，中继图案在所述另一个主电极侧的平面内设置于与所述第二控制电路相反的一侧， 来自所述第二控制电路的第一栅极控制信号供给至所述栅极焊盘，并且来自所述第二控制电路的第二栅极控制信号供给至所述中继图案，所述第二栅极控制信号经由所述中继图案供给至配置于距离所述第二控制电路较远的位置的晶体管的栅极焊盘。
9.如权利要求8所述的功率半导体装置，其中， 所述第一控制电路以在接通时所述第一 IGBT —方先接通、在断开时所述第一 MOSFET一方先断开的方式供给所述第一及第二栅极控制信号， 所述第二控制电路以在接通时所述第二 IGBT—方先接通、在断开时所述第二 MOSFET一方先断开的方式供给所述第一及第二栅极控制信号。
10.一种功率半导体装置，具备由串联地插入于供给第一电压的第一电源线与供给第二电压的第二电源线之间并互补地动作的第一及第二开关部构成的反相器；以及控制所述第一及第二开关部的各自的开关动作的第一及第二控制电路，将这些模块化，其中， 所述第一开关部具有第一 IGBT及第一 M0SFET，各自的一个主电极与所述第一电源线连接，各自的另一个主电极与所述反相器的输出节点连接， 所述第二开关部具有第二 IGBT及第二 M0SFET，各自的一个主电极与所述第二电源线连接，各自的另一个主电极与所述反相器的所述输出节点连接， 所述第一控制电路以在接通时所述第一 IGBT —方先接通、在断开时所述第一 MOSFET一方先断开的方式个别地控制所述第一 IGBT及所述第一 MOSFET的开关动作， 所述第二控制电路以在接通时所述第二 IGBT—方先接通、在断开时所述第二 MOSFET一方先断开的方式个别地控制所述第二 IGBT及所述第二 MOSFET的开关动作。
11.如权利要求1、7、8及10的任一项所述的功率半导体装置，其中，所述第一及第二 MOSFET是在碳化硅衬底上形成的碳化硅MOSFET及在由氮化镓类材料构成的衬底上形成 的氮化镓MOSFET中的任一个。
全文摘要
本发明涉及功率半导体装置。在IGBT(1～3)及MOSFET(7～9)之中，配置于栅极控制电路(18)的附近的晶体管，将从栅极控制电路(18)供给的栅极控制信号经由其栅极供给至配置于距离栅极控制电路(18)较远的位置的晶体管的栅极，在IGBT(4～6)及MOSFET(10～12)之中，配置于栅极控制电路(19)的附近的晶体管，将从栅极控制电路(19)供给的栅极控制信号经由其栅极供给至配置于距离栅极控制电路(19)较远的位置的晶体管。从而在作为开关器件使IGBT和MOSFET并行动作而使用的功率半导体装置中，将装置整体小型化。
文档编号H03K17/567GK103166615SQ20121054228
公开日2013年6月19日 申请日期2012年12月14日 优先权日2011年12月14日
发明者田中智典, 岩上彻 申请人:三菱电机株式会社