一种抑制容性负载运放电路自激的电路的利记博彩app
【专利摘要】一种抑制容性负载运放电路自激的电路，运放U1的输出通过电阻R3接三极管Q1的基极，三极管Q1的基极还通过电容C2接地，三极管Q1的发射极接地，集电极为输出端，输出端通过电阻R5接电源，本发明解决了运放应用中产生的自激问题，提高了可靠性。
【专利说明】一种抑制容性负载运放电路自激的电路
【技术领域】
[0001]本发明涉及运放应用【技术领域】，特别涉及一种抑制容性负载运放电路自激的电路。
【背景技术】
[0002]运放在很多容性负载条件下，很容易产生自激，导致电路不可用，更严重甚至直接烧毁电路。
【发明内容】
[0003]为了克服上述现有技术的不足，本发明的目的在于提供一种抑制容性负载运放电路自激的电路，通过串联电阻来改变电路的零极点，使运放电路稳定工作。
[0004]为了实现上述目的，本发明采用的技术方案是:
[0005]一种抑制容性负载运放电路自激的电路，运放Ul的输出通过电阻R3接三极管Ql的基极，三极管Ql的基极还通过电容C2接地，三极管Ql的发射极接地，集电极为输出端，输出端通过电阻R5接电源。
[0006]与现有技术相比，本发明解决了运放应用中产生的自激问题，提高了可靠性。
【专利附图】
【附图说明】
[0007]附图为本发明的结构示意图。
【具体实施方式】
[0008]下面结合附图和实施例对本发明进行更详尽的说明。
[0009]如图所示，本发明为一种抑制容性负载运放电路自激的电路，运放Ul为双电源运放，其同相端通过电阻Rl接信号输入，反相端通过电阻R2接地，同相端与输出端通过并联的电阻R4和电容Cl相接。运放Ul的输出通过电阻R3接三极管Ql的基极，三极管Ql的基极还通过电容C2接地，三极管Ql的发射极接地，集电极为输出端，输出端通过电阻R5接电源。
[0010]本发明中，输入信号进过运放Ul的放大，驱动三极管Q1，信号再经过Ql的放大，输出Vout信号，电容C2的作用是滤除运放Ul的输出和三极管Ql基极的干扰，保证在Vout的输出没有异常毛刺等。
[0011]同时电容C2也是运放的一个负载，通过接入电阻R3来抑制电容C2引入的相位偏移，破除自激的相位条件，达到使电路稳定的目的。
【权利要求】
1.一种抑制容性负载运放电路自激的电路，其特征在于，运放Ul的输出通过电阻R3接三极管Ql的基极，三极管Ql的基极还通过电容C2接地，三极管Ql的发射极接地，集电极为输出端，输出端通过电阻R5接电源。
【文档编号】H03F3/45GK103840780SQ201210489144
【公开日】2014年6月4日 申请日期:2012年11月26日 优先权日:2012年11月26日
【发明者】李程 申请人:西安威正电子科技有限公司