专利名称：比较器和放大器的利记博彩app
技术领域：
本发明有关于一种电子电路，且特别有关于一种比较器和放大器的电子电路。背景技术：
电压比较器为一种用于比较第一输入电压和第二输入电压的装置，并且在输出端产生该比较结果的数字代表值，即二进制(binary)的I或0，用以表示较高的输入电压，也就是该两个输入电压的电压差值的极性。偏移比较器(offsetcomparator)具有内建的偏移电压临界值，使第一输入电压和第二输入电压的电压差值必须超出该偏移电压临界值才能让输出值切换到另一个二进制状态。然而，偏移比较器的输入差动对的偏压情况会对内建偏移电压的偏压范围产生限制。通常当两个输入值的电压差值大于某个电压值时，偏移比较器很可能会进入饱和状态(saturation condition),使该内建偏移对比较器的输出结果失去影响。
发明内容
有鉴于此，有必要提供一种比较器和一种相关的放大器。本发明实施例揭露了一种比较器，包括一差动对电路以及一电流控制电路。上述差动对电路包括第一比较器晶体管和第二比较器晶体管，用于根据一时钟信号比较一第一输入值和一第二输入值以产生一结果，其中上述结果表示上述第一输入值和第二输入值的一差值是否超出一内部偏移值。上述电流控制电路和上述差动对电路串联耦接，用于分别提供上述第一比较器晶体管和第二比较器晶体管的不同的电流抽取能力。本发明实施例更揭露了一种放大器，包括一差动对电路、一电流控制电路、一放大电路以及一重置电路。该差动对电路包括第一比较器晶体管和第二比较器晶体管，用于当一时钟信号在一第一逻辑电平时，比较一第一输入值和一第二输入值以产生一结果，其中上述结果表不上述第一输入值和第二输入值的一差值是否超出一内部偏移值。该电流控制电路分别提供上述第一比较器晶体管和第二比较器晶体管的不同的电流抽取能力。该放大电路放大从上述差动对电路产生的上述结果。该重置电路，当上述时钟信号在一第二逻辑电平时，将上述差动对电路内一参考电压点设定至一预定电压电平。上述比较器及放大器可避免进入饱和状态。
图1为显示本发明实施例中一种同步比较器I的电路图。图2为显示本发明另一实施例中一种同步比较器2的电路图。图3为显示本发明又一实施例中一种同步比较器4的电路图。图4A为显示本发明再一实施例中一种同步比较器5的电路图。图4B显示同步比较器5的输入电压差值(VIP-VIN)和抽取电流差值(IIP-1IN)之间的关系。
图5为显示本发明另一实施例中一种同步比较器6的电路图。图6为显示本发明实施例中一种校正方法7的流程图。图7为显示采用本发明实施例中同步比较器的一种6比特闪存的模数转换器8的方块图。
具体实施方式实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。图1为显示本发明实施例中一种同步(clocked)比较器I的电路图。同步比较器I具有内建的比较偏移电压当将输入值Vip(第一输入)和Vin(第二输入)提供给同步比较器I时，同步比较器I会判断输入值Vip是否和输入值Vin相差大于偏移电压特别是，比较器I可判断输入值Vip是否比输入值Vin超出大于偏移电压Vre的量，换句话说，是否VIP-VIN>VoS。输入信号Vip为一种需要判定电压电平的信号,而输入信号Vin为一参考电压，该参考电压提供用于和输入信号Vip相比较的参考值。内部偏移值Vre可根据电路需求而变动，使比较器I可将输入信号Vip和各种偏移值的参考电压Vin相比而获得各种比较结果，上述各种偏移值的参考电压Vin可在设定时决定。例如，量化器(quantizer)电路可使用多个比较器I，每个比较器I都具有不同的内建偏移值Vre，使每个比较器I可将输入信号Vip和参考电压Vin与不同的内建偏移值Vre相比，藉此可由每个比较器I得出使用不同的量化分辨率而产生的量化值。同步比较器I包括差动对电路12、电流控制电路14和锁存电路10。电流控制电路14以串联连接至差动对电路12，上述差动对电路12接着以串联连接至锁存电路10。差动对电路12和电 流控制电路14由时钟信号CK所控制在一比较模式或一重置模式之下运作。时钟信号CK为一种在高状态和低状态间定期震荡的信号。在比较模式时，时钟信号CK从低状态(第二逻辑电平)上升到高状态(第一逻辑电平)，差动对电路12可将输入信号Vip和参考电压Vin相比，藉以判断输入信号Vip是否比参考电压Vin超出大于内建偏移值的量，而锁存电路10则将上述比较结果加以储存。根据输入信号Vip的电压电平值，锁存电路14能够通过锁存电路的正回授(feedback)机制而切换到某一稳定状态，进而表示(Vip-Vin-Vcb)的极性。在重置模式下，时钟信号CK从高状态掉到低状态，且差动对电路的参考电压点，例如源极端点最终会在一浮动电平(Vip-Vt)或(Vin-Vt)上稳定住，其中Vt为晶体管Mll和M12的临界电压。此时，差动对电路12无法抽取足够的电流用来继续将比较器结果记录至锁存电路10。差动对电路12包括两条电路分支，其中一条分支接收输入信号Vip，而另一条分支接收参考电压VIN。每条电路分支都具有不同的从其他电路分支抽取电流的能力，进而在差动对电路12产生内建偏移电压Vos。电流控制电路14用于设定差动对电路12两条电路分支的电流抽取能力，使其两者形成一种不相等或不平衡状态。差动对电路12包括晶体管Mll和M12，其中每个晶体管被置于不同的电路分支，用以接收输入信号Vip和参考电压VIN。在某些实施例中，电流控制电路14采用比驱动晶体管M12较弱的电流抽取能力来驱动晶体管Mil。因此输入信号Vip必须比参考电压Vin超出大于偏移电压Vqs的量,导致晶体管Mll能抽取比晶体管M12所抽取更多的电流。
电流控制电路14用于控制晶体管Mll和M12，使得晶体管Mll和M12的电流抽取能力互不相等。电流控制电路14包括第一尾端晶体管和第二尾端晶体管M13(第一电阻)和M14(第二电阻)，以及衰退电阻Rdegen(第三电阻)，上述衰退电阻Rdegen耦接于尾端晶体管M13和M14之间。当两个尾端晶体管M13和M14的元件尺寸不相等时，比较器I可具有一内部偏移值偏移值Vffi的大小可由尾端晶体管M13和M14的元件尺寸的差值而加以控制。另外，内部内建偏移值Vqs也能够由衰退电阻Rdegm的阻抗而加以控制。衰退电阻Rdegm的电阻值变化能够增加或减少晶体管M13或M14所产生的内建偏移范围。衰退电阻Rdegm可由在三极区(triode)操作的晶体管(未图示)加以实现，其中衰退电阻Rdegm的电阻值可由模拟控制信号(未图示)进行控制。内建偏移值Vre可为恒定值或动态值。动态偏移值Vffi能通过改变源极衰退电阻Rdegen的阻抗或改变有效尾端晶体管M13和M14的元件尺寸而实现。衰退电阻Rdegm可通过运作在三极区的MOS晶体管而加以实现。在某些实施例中，尾端晶体管M13和M14包括晶体管阵列的群组，其中每一晶体管阵列群组包括许多互相平行耦接的晶体管。例如，一组阵列的打开(turned-on)晶体管数量可和另一组阵列的打开晶体管数量不同。晶体管阵列内的晶体管可由数字控制信号Stjffsrt rtri (未图示)而分别打开或关闭。上述电流抽取能力和晶体管的元件尺寸或晶体管阵列内打开的打开晶体管数量成正比关系。内部偏移值Vffi随着差动对电路12的晶体管Mll和M12的电流抽取能力的差值增加而随之增加。例如，内部偏移值可通过增加两组晶体管阵列内打开的晶体管数量的差值或通过增加衰退电阻Rdegm的电阻值而增加。锁存电路10(放大电路)包括两个反相器Invl和Inv2，用于放大以及记录(Vip-Vin-Vos)的极性信息。上述比较器的极性信息(Vip-Vin-Vcb)为比较器I的输出Vo。比较器I的偏移可调范围与晶体管对Mll和M12的源极端点的共模(commonmode)电压成正比。和传统电路相比，比较器I的偏移可调范围较高，其中比较器的速度和传统电路相同，并且实施例中的输入输出相互干扰(kick-back noise)可通过平衡的输入差动对而加以平衡。图2为显示本发明另一实施例中一种同步比较器2的电路图。除了使用PMOS晶体管实现之外，同步比较器2以和同步比较器I同样的原理运作，电路2的差动对电路22和电流控制电路24使用PMOS晶体管加以实现，锁存电路20与锁存电路10结构相同。图3为显示本发明又一实施例中一种同步比较器4的电路图。比较器4以和比较器I类似的方式运作，使用重置电路46a和46b进行重置模式。同步比较器4不会和比较器I 一样，在重置模式时将差动对电路12留在(Vip-Vt)或(Vin-Vt)电平的浮动状态，而是通过一已知(预定的)电压电平，在时钟重置时使用重置电路46a和46b对差动对电路12进行重置动作。在比较器I的实施例中，当差动晶体管对Mll和M12的源极端点被留在浮动状态时，源极端点电压会由VIP、Vin和Vt所决定。当数据速度增加时，输入电压会以高速波动。最后源极端点会无法跟上输入电压的波动，因为比较模式下未定的初始状态而产生错误的比较结果。在重置模式时，比较器4使用重置电路46a和46b强迫差动对电路的参考电压点，例如源极端点维持在(Vdd-Vt)，使比较器4能够以比比较器I更高的输入取样速度运作。重置电路46a和46b被固定在电压源Vdd且由反相时钟信号所控制。重置电路46a和46b分别包括NMOS晶体管M40和M42。在重置模式时，电流控制电路14将差动对电路12从共同地极Vss分离，其中反相时钟信号^^切换至高状态，并且晶体管M40和M42会被打开以二极管连接设定(diode-connected)的方式连接，以对差动晶体管对Mll和M12的源极端点提供预定的电压电平(Vdd-Vt)。通过将固定电压电平(Vdd-Vt)固定到晶体管对Mll和M12的源极端点的方式，差动对电路12能够依据同样初始状态执行每个输入比较的动作。当差动晶体管对Mll和M12的源极端点从选取的电压电平(Vdd-Vt)下拉到地极时，为了减少时间及功率消耗，在比较模式时预定的电压电平(Vdd-Vt)代替电压电平Vdd而被选取。虽然第I到图3都显示使用衰退电阻Rdegm的同步比较器，在某些实施例中，只要将差动对电路的两条电路分支设为具有不同的电流抽取能力，衰退电阻Rdegm可在不影响电路运作下从比较器电路移除。另外，本领域的技术人员可知图1到图3可更改为差动电路，可在不偏离本发明精神下改变为用来将差动信号对VIP, Vin和内部偏移值Vre相比的差动电路。图4A为显示本发明再一实施例中一种同步比较器5的电路图。图4B显示同步比较器5的输入电压差值(Vip-Vin)和抽取电流差值(Iip-1in)之间的关系。比较器I到4为以感测放大器为基础的电路，具有源极衰退(source degeneration)功能及不平衡的尾端分支。图4B显示电压-电流差值关系图以详细描述电路的运作方式。两个尾端晶体管在三极区内运作，且可分别模拟为具有电导值Gp和Gn的电阻。在比较器的临界点(trip point)，Idp和Idn相等。不平衡尾端电流的差值的一半会流经衰退电阻Rdegm,或是等效电导值Gd，因此产生一压降。当输入晶体管M51和M52显示同样的栅极-源极压降Vgs时，相应的漏极电流Idp和Idn的电流值也会相同(Idp=Idn),其中跨过衰退电阻U勺压降被定义为内部偏移值I。参考图4B，电流差值(Iip-1in)和电压差值(Vip-Vin)呈一种大约的正比关系，在临界点(Idp=Idn)时，输入电压差值(Vip-Vin)便是内部偏移值Vqs。内部偏移值Vqs和电导值差值(Gp-Gn)呈正比，内部偏移值Vqs的范围可由跨越源极衰退电阻Rdegm的共模电压Vs所设定。
综上所述，内部偏移值Vffi的可调范围由跨过衰退电阻Rdegm的电压差值判断。实施例和传统方法不同的地方在于，在临界点时，栅极-源极电压会掉到Vgs，当输入晶体管M51和M52为同种的晶体管时，漏极电流Idp和漏极电流Idn会相等，避免比较器5进入一饱和状态，上述饱和状态在当漏极电流Idp和Idn相差过大时发生，会使得内部偏移电压Vre对比较器失去效果。锁存电路50包括重置电路56a和56b用以对其进行重置，该重置电路56a和56b可由时钟信号CK(未图示)控制。在重置模式时，时钟信号CK位于低状态，关闭开关SWa和SWb能够重置锁存电路50置于电压源电平VDD。相对的，在比较模式时，时钟信号位于高状态，其中开关SWa和SWb能够打开，使得锁存电路50可自由记录差动对电路52的比较结
果O图5为显示本发明又一实施例中一种同步比较器6的电路图，包括锁存电路60、差动对电路62、电流控制电路64、重置电路66、重置电路68a和68b、其他电容Cl，C2和晶体管。锁存电路60和差动对电路62与锁存电路10和差动对电路12完全相同。对锁存电路60和差动对电路62的相关解释可参考前面相关段落。比较器6内部偏移值Vffi可由电流控制电路64和电容Cl和C2加以设定。10比特的数字控制信号Stjffset。&1用于控制电流控制电路64和电容Cl和C2，产生所想要的内部偏移值Vre，其中数字控制信号Stjffsrt。&1的4比特最大有效比特(Most Significant Bit，以下称为MSB)用于设定电流控制电路64，且数字控制信号Stjffset etrt的6比特最小有效比特(Least Significant Bit,以下称为LSB)用于设定电容Cl和C2。电流控制电路64依循和电流控制电路14同样的原则运作，但可略有一些电路变化，其中电流控制电路64分为固定晶体管区块和可调整晶体管区块。固定晶体管区块用于定义差动对电路62的基本的电流抽取能力，而可调整晶体管区块提供差动对电路62的可调整的电流抽取能力。节点NI和N2之间的NMOS晶体管作为衰退电阻，其栅极端点连到Vdd,该NMOS晶体管在三极区操作，并可通过衰退控制信号(未图示)而进行调整进而产生衰退电阻值，该衰退电阻值可对差动对电路62的电流抽取能力产生影响。固定晶体管区块、可调整晶体管区块和节点NI和N2间的裳退晶体管一起广生输入和参考电路分支的最终电流抽取能力。固定晶体管区块包括比较模式时不可关闭的晶体管M4到M7。可调整晶体管区块包括尾端晶体管阵列640，尾端晶体管阵列640包括尾端晶体管组640a到640c，其中每个晶体管组包括尾端晶体管对和一同步晶体管。尾端晶体管阵列640可通过数字控制信号Soffset ctrl的4比特MSB而进行控制。数字控制信号Stjffsrt 的值可通过在出厂测试或系统开始时进行的校正程序判断以及设定。以尾端晶体管组640a为例，尾端晶体管对MSa和M9a可分别通过数字控制信号Stjffsrt 的数字控制信号DB和D而被打开或关闭。当尾端晶体管MSa被打开时，输入信号Vip电路分支的电流抽取能力会相应增加。而当尾端晶体管M9a被打开时，参考信号Vin电路分支的电流抽取能力则会相应增加。打开晶体管的数量结果和对应电路分支的电流抽取能力呈正比关系。内部偏移值Vffi随输入电路分支和参考电路分支的电流抽取能力间的差值增加而一起增加。在某些实施例中，通过控制尾端晶体管阵列和衰退晶体管，内部偏移值Vqs可在30mV和80mV间调整。数字控制信号Stjffset。&1的6比特LSB用于控制差动对电路62的输出端N3和N4的可变电容Cl和C2，产生内部偏移值Vqs的土 80mV偏移范围，且每个细调节步骤具有2_3mV的调节值。全部的偏移范围能通过改变源极衰退晶体管而更进一步的调整。共模状态通常会发生的输入输出相互干扰可通过在输入端新增的NMOS电容而降低，该NMOS电容具有轻微延迟同步的特性，可配合内部节点的时序。重置电路66用于在重置模式时将节点NI和N2重置到预定的电压电平(Vdd-Vt)，如图3所讨论的重置电路46a和46b。当CK在低状态时，重置电路66会设定为二极管连接设定NMOS晶体管Ml和M2。PMOS晶体管M3，其中栅极端点连接到地极GND，用于移除晶体管Ml和M2源极端点的电压差值。在比较模式时且当节点NI和N2的电压掉到低于Vt时，晶体管M3会自动关闭，该Vt为晶体管临界电压。另外，在重置模式时重置电路68a和68b用于重置锁存电路60的节点至预定的电平(Vdd-Vt)。图6为显示本发明实施例中一种校正方法7的流程图，使用图5的同步比较器6。比较器6的内建偏移值Vqs能够通过一种二进制搜索机制(binary search)而进行校正，该二进制搜索机制可由将输入端点Vip和Vin连接到一目标偏移电压而达成，该目标偏移电压可由电阻线(resistor string)产生。电阻线包括许多串联连接的电阻单元,并且电阻线可作为分压器，输出某些数目的目标偏移电压。校正方法7开始后，输入端点Vip连接至目标偏移电压且参考端点Vin连接至参考电压。N3和N4上的可变电容被设为最小值(S70)，而尾端晶体管阵列640可由数字控制信号Stjffset。&1的4比特MSB所调整，藉以判断编码N，比较器6使用编码N将I输出作为比较结果Q，且下个编码(N+1)比较结果Q为0(S72)。在判断编码N之后，校正方法7能另外通过编码N或编码(N+1)使用可变电容Cl和C2执行比较器6的细校正程序。如果选到编码N(S74)，校正方法7可进一步调整可变电容Cl以增加内建偏移值如果选择编码(N+1) (S76)，校正方法7便会增加可变电容C2而减少内建偏移值实施例会再次执行二进制搜索机制使用6比特LSB编码来校正可变电容Cl和C2，直到比较器输出端Q由于电路噪声的关系再次在I和O之间随机切换。图7为显示本发明实施例中一种6比特闪存模数转换器(Analog-to-DigitalConverter,以下称为ADC) 8的方块图，使用以上实施例揭露的同步比较器。ADC 8包括30个同步比较器8001-8030和29个偏移值平均SR锁存电路(OSL) 8201-8229，可对输入信号Vl以60个电平进行取样，理想上具有5.88比特的有效比特数量(Effective Number of Bits，EN0B)。每个同步比较器CMP对输入信号Vl进行取样然后将取样值和内建偏移值进行比较且进行方法7所描述的校正程序7，上述内建偏移值由10比特的数字编码所设定。对应参考电压被喂入比较器CMP的输入端以顺序校正所有的比较器。实施例中使用二进制搜索机制来校正10比特数字编码，直到校正后的比较器产生在高状态和低状态间交互切换的输出信号。每个偏移值平均SR锁存电路连接至两个相邻比较器的输出端。例如，偏移值平均SR锁存电路OSLl连接至比较器CMPl和CMP2。由编码器84将比较器输出和偏移值平均锁存电路输出编码为6比特的编码％。本发明描述的各种逻辑区块、模块、以及电路可以使用通用处理器(generalpurpose processor)、数字信号处理器(Digital Signal Processing, DSP)、特定应用集成电路(Application Specific Integrated Circuit, ASIC)、现场可程控门阵列(field programmable gate array, FPGA)信号电路或其他可程控逻辑元件、离散式逻辑门电路或晶体管逻辑门、离散式硬件元件、或用于执行本发明所描述的执行的功能的其任意组合。通用处理器可以为微处理器，或者，该处理器可以为任意商用处理器、控制器、微处理器、或状态机。本发明描述的各种逻辑区块、模块、以及电路的操作以及功能可以利用电路硬件或嵌入式软件编码加以实现，该嵌入式软件编码可以由一处理器存取以及执行。虽然本发明已以具体实施例揭露如上，然其仅为了易于说明本发明的技术内容，而并非将本发明狭义地限定于该实施例，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的权利要求所界定者为准。
权利要求
1.一种比较器，其特征在于，该比较器包括: 一差动对电路，包括第一比较器晶体管和第二比较器晶体管，用于根据一时钟信号比较一第一输入值和一第二输入值以产生一结果，其中上述结果表示上述第一输入值和第二输入值的一差值是否超出一内部偏移值；以及 一电流控制电路，和上述差动对电路串联耦接，用于分别提供上述第一比较器晶体管和第二比较器晶体管的不同的电流抽取能力。
2.如权利要求1所述的比较器，其特征在于，上述内部偏移值随着上述不同的电流抽取能力之间的一差值而改变。
3.如权利要求1所述的比较器，其特征在于，上述电流控制电路包括第一电阻、第二电阻、以及耦接在上述第一电阻和上述第二电阻之间的第三电阻，其中，上述第一电阻、第二电阻和第三电阻是可调整的以改变上述第一比较器晶体管和第二比较器晶体管的上述电流抽取能力。
4.如权利要求1所述的比较器，其特征在于，上述电流控制电路包括具有不同的元件尺寸的第一晶体管和第二晶体管，上述不同的元件尺寸由数字控制信号所设定。
5.如权利要求1所述的比较器，其特征在于，上述电流控制电路包括具有不同的晶体管数量的第一晶体管和第二晶体管阵列，上述不同的晶体管数量由数字控制信号所设定。
6.如权利要求1所述的比较器，其特征在于，该比较器更包括一重置电路，耦接在上述电流控制电路和一电压源之间，将上述差动对电路内一参考电压点设定至一预定电压电平。
7.如权利要求6所述的比较器，其特征在于，上述重置电路包括接成二极管设定的两晶体管，用于通过上述预 定电压电平来重新设定上述差动对电路。
8.如权利要求1所述的比较器，其特征在于，当上述时钟信号在一第一逻辑电平时，上述差动对电路比较上述第一输入值和第二输入值，而当上述时钟信号在一第二逻辑电平时，上述差动对电路被重置至一预定值。
9.如权利要求1所述的比较器，其特征在于，上述差动对电路用于通过判断上述第一输入值以及上述第二输入值加上上述内部偏移值之间的一差值的一极性而比较上述第一输入值和第二输入值。
10.一种放大器,其特征在于,该放大器包括: 一差动对电路，包括第一比较器晶体管和第二比较器晶体管，用于当一时钟信号在一第一逻辑电平时，比较一第一输入值和一第二输入值以产生一结果，其中上述结果表示上述第一输入值和第二输入值的一差值是否超出一内部偏移值； 一电流控制电路，分别提供上述第一比较器晶体管和第二比较器晶体管的不同的电流抽取能力； 一放大电路，放大从上述差动对电路产生的上述结果；以及 一重置电路，当上述时钟信号在一第二逻辑电平时，将上述差动对电路内一参考电压点设定至一预定电压电平。
11.如权利要求10所述的放大器，其特征在于，上述内部偏移值随着上述不同的电流抽取能力之间的一差值而改变。
12.如权利要求10所述的放大器，其特征在于，上述电流控制电路串联耦接上述差动对电路。
13.如权利要求10所述的放大器，其特征在于，上述电流控制电路包括第一电阻、第二电阻、以及耦接在上述第一电阻和上述第二电阻之间的第三电阻，其中，上述第一电阻、第二电阻和第三电阻是可调整的以改变上述第一比较器晶体管和第二比较器晶体管的上述电流抽取能力。
14.如权利要求10所述的放大器，其特征在于，上述电流控制电路包括具有不同的元件尺寸的第一晶体管和第二晶体管，上述不同的元件尺寸由数字控制信号所设定。
15.如权利要求10所述的放大器，其特征在于，上述电流控制电路包括具有不同的晶体管数量的第一晶体管阵列和第二晶体管阵列，上述不同的晶体管数量由数字控制信号所设定。
16.如权利要求10所述的放大器，其特征在于，上述重置电路耦接在上述电流控制电路和一电压源之间。
17.如权利要求10所述的放大器，其特征在于，上述重置电路包括接成二极管设定的两晶体管，用于通过上述预定电压电平来重新设定上述差动对电路。
18.如权利要求10所述的放大器，其特征在于，上述差动对电路用于通过判断上述第一输入值以及上述第二输入值加上上述内部偏移值之间的一差值的一极性而比较上述第一输入值和第二输入值。 ·
全文摘要
本发明提供一种比较器，包括一差动对电路以及一电流控制电路。上述差动对电路包括第一比较器晶体管和第二比较器晶体管，用于根据一时钟信号比较一第一输入值和一第二输入值以产生一结果，其中上述结果表示上述第一输入值和第二输入值的一差值是否超出一内部偏移值。上述电流控制电路和上述差动对电路串联耦接，用于分别提供上述第一比较器晶体管和第二比较器晶体管的不同的电流抽取能力。本发明另提供一种放大器。本发明可避免进入饱和状态。
文档编号H03K5/24GK103208981SQ201210434530
公开日2013年7月17日 申请日期2012年11月2日 优先权日2011年11月3日
发明者许云翔 申请人:联发科技股份有限公司