专利名称：一种应用于视频信号处理的全数字锁相环的利记博彩app
技术领域：
本发明主要涉及到模拟视频信号处理的相关集成电路设计领域，特指一种应用于视频信号处理的全数字锁相环。
背景技术：
对于模拟视频信号的处理，通常首先将模拟视频信号用ADC进行采样得到数字视频信号，然后采用相关的数字电路对视频信号进行处理。对于特定制式的视频信号，其一行的像素点数为固定不变的，而发送视频信号的频率与接收视频信号的频率通常存在差别，在用固定的时钟对模拟视频信号进行采样的条件下得到的各行视频信号的像素点数将不相同，而且视频信号在传输过程中会引入抖动，这些都将导致视频信号各行的像素点的相对采样位置发生偏差，从而使画面出现抖动。
为解决上述问题，通常有两种方案一种为采用自由时钟对模拟视频信号进行过采样，然后在数字域采用数字信号处理的相关算法解决；另一种为根据视频信号中的同步信息采用锁相环对视频信号的行频进行跟踪锁定，然后用锁定后的时钟对视频信号进行相干采样，这样就可以得到稳定的数字视频信号。对于前一种方法，由于在采样过程中已经损失了视频信号中的一些信息，在用数字信号处理的相关算法处理时，其改善的效果有限。对于高清的视频信号通常都采用相干采样。要实现相干采样，其关键在于行同步锁相环。对于行同步锁相环，其通常都是采用行同步信号作为参考信号，根据行像素点数对其进行倍频锁相。
行同步锁相环的实现可以分为模拟方式和数字方式。对于模拟的行同步锁相环，由于其参考时钟(行同步信号)的频率非常低，通常为IOKHz到IOOKHz范围，倍频因子大，所以其带宽需要设计得非常低，这导致其实现的代价非常高，很难与数字电路集成在同一芯片中。对于数字的行同步锁相环，由于其实现代价低，易于集成，目前已成为主流的实现方式。但是不管行同步锁相环以哪种方式实现，都需要行同步信号作为参考时钟，而且该参考时钟的相位需要独立于行同步锁相环输出时钟的相位，这通常需要采用模拟电路去分离模拟视频信号中的同步信息得到行同步信号，而不能从采样后的数字视频信号中分离出同步信号。
发明内容
一种全数字锁相环，包括模数转换电路ADC，其被连接以接收模拟视频信号和像素时钟作为输入，并被配置成根据像素时钟的频率对模拟视频信号进行采样，并将采样所得的模拟值转换为数字视频信号作为输出。该锁相环包括自动增益控制电路AGC，其被连接以接收数字视频信号和像素时钟作为输入，并将数字视频信号进行增益调整，以产生增益调整后数字视频信号作为输出。该锁相环包括数字低通滤波器DLPF，其被连接以接收增益调整后数字视频信号和像素时钟作为输入，并被配置成对增益调整后数字视频信号作低通滤波处理，并生成滤波后数字视频信号作为输出。该锁相环包括同步头分离电路，其被连接以接收增益调整后数字视频信号作为输入，并被配置成将增益调整后数字视频信号的值与设定的同步头阈值进行比较，并生成同步头信号HS作为输出。该锁相环包括鉴频器FD，其被连接以接收同步头信号和分频时钟CLK_DIV作为输入，并被配置成提供同步头信号与分频时钟的频率差，所述频率差包括同步头信号与分频时钟的频率超前滞后关系和频率差的大小，并用来生成频差方向信号dir和频差值信号err作为输出。该锁相环包括时间数字转换电路TDC，其被连接以接收参考时钟CLK_REF和频差值信号作为输入，并被配置成将频差值信号转化为数字信号，生成数字化频差信号作为输出，所述参考时钟为外部提供的输入时钟信号，所述数字化频差信号为多位数字信号。该锁相环包括粗调滤波器，其被连接以接收参考时钟、数字化频差信号和频差方向信号作为输入，并被配置成对所述数字化频差信号进行累加滤波，生成粗调控制码作为输出。该锁相环包括鉴相器H)，其被连接以接收分频计数值信号DIV_CON和增益调整后数字视频信号作为输入，并被配置成根据分频计数值信号和增益调整后数字视频信号的值计算分频时钟与视频信号中同步头的相位差，并生成相位差信号作为输出，所述相位差信号为多位数字信号。该锁相环包括细调滤波器，其被连接以接收同步头信号和相位差信号作为输入，并被配置成对相位差信号进行累加滤波，生成细调控制码作为输出。该锁相环包括加法器，用以将所述的粗调控制码和细调控制码相力口，生成频率控制码。该锁相环还包括数控振荡器DCO，其被连接以接收频率控制码作为输入，并被配置成根据频率控制码生成所述像素时钟作为输出，其频率取决于所述频率控制 码，以及像素分频电路，其被连接以接收像素时钟作为输入，并被配置成对像素时钟进行分频，生成所述鉴频器的所述分频时钟，并同时将分频过程中的计数值输出，提供所述鉴相器的所述分频计数值信号。
本发明提供一种全数字锁相环环路结构，其优点在于
1.全数字锁相环中的ADC、AGC模块可与原视频信号处理电路共用。
2.不需要采用模拟电路来分离同步头信号，降低了实现代价。
3.直接从数字化视频信号中提取频率和相位信息，无需分离的同步信号作为锁相参考时钟。
图I模拟视频信号波形示意 图2相干采样示意 图3数字低通滤波器滤波后的数字视频信号转化为模拟信号的示意 图4本发明全数字锁相环的实施例结构框 图5锁频环路的行为模型框 图6鉴频器的鉴频原理 图7锁相环路的行为模型框具体实施例方式参照图I，在模拟视频信号中通常调制了同步脉冲、颜色以及亮度等用于视频解码的信息。其中的用于同步的同步头通常为消隐电平到同步电平的一个脉冲信号，其中同步电平为视频信号中的最低电平，其宽度达到微秒量级。参照图2，在视频信号处理中采用ADC对视频信号进行相干采样，即是要保证采样时钟的相位与同步头锁定，采样频率为同步头频率的N倍，N为一行视频信号的像素点数，从而保证ADC可以采样得到相同点数数据，并且每一行的采样点相对同步头的位置相同，消除了由于各行视频信号对应点的相对采样位置的变化而引入的抖动。
参照图4，从本发明的一个实施例结构框图中可以看到，模拟的视频信号首先经过ADC采样，通过合适的过采样倍数保证了模数转化所得数字视频信号保留了模拟视频信号的全部信息。由于模拟的视频信号在传输过程中存在衰减，采用电容耦合到ADC输入端时可能出现直流电平的偏差等一系列问题，所以数字视频信号需要经过自动增益控制电路对视频信号的幅度以及视频信号中各电平特性进行调整，得到其对应的电平特性稳定的增益调整后数字视频信号。由于视频信号中包含了各种信息，其中的一些用于视频显示的信息会影响到对同步头的判断。分析视频信号的频谱成分可知，同步头信号的频率要远低于其它成分的频率，所以将增益调整后数字视频信号采用数字的低通滤波器进行低通滤波，得到的滤波后数字视频信号实际上主要包含了同步的相关信息，而将其余成分的幅度降低到不会影响同步信息提取的程度。滤波后的数字视频信号转化为模拟信号的波形如图3所示。从上述分析可知模拟视频信号经过采样、增益调整以及低通滤波后得到的数字视频信号中保留了原模拟视频信号中的行频率和行相位信息。
参照图4，首先分析由FD、TDC、粗调滤波器、DCO和像素分频电路构成的锁频环路。滤波后的视频信号经过简单的比较即可得到同步头信号HS，由于HS是由ADC采样所得的数据经过比较得到的，而ADC是基于DCO输出像素时钟进行采样，所以HS的相位与DCO输出的像素时钟的相位为无条件对齐，即HS中仅包含了视频信号中行频率信息。在锁频环路中FD和TDC联合实际上完成的是数字的鉴频过程，得到HS与分频后的时钟CLK_DIV的数字化的频率差。根据各模块的特性将整个锁频环路简化为行为模型框图如图5所示，模块501为粗调滤波器的传输函数，模块502代表整个环路的延时，分析其传输函数为
权利要求
1.一种全数字锁相环，包括 模数转换电路(ADC)，其被连接以接收模拟视频信号和像素时钟作为输入，并被配置成根据像素时钟的频率对模拟视频信号进行采样，并将采样所得的模拟值转换为数字视频信号作为输出； 自动增益控制电路(AGC)，其被连接以接收数字视频信号和像素时钟作为输入，并将数字视频信号进行增益调整，以产生增益调整后数字视频信号作为输出； 数字低通滤波器(DLPF)，其被连接以接收增益调整后数字视频信号和像素时钟作为输入，并被配置成对增益调整后数字视频信号作低通滤波处理，并生成滤波后数字视频信号作为输出； 同步头分离电路，其被连接以接收滤波后数字视频信号作为输入，并被配置成将滤波后数字视频信号的值与设定的同步头阈值进行比较，并生成同步头信号(HS)作为输出；鉴频器(FD)，其被连接以接收同步头信号和分频时钟(CLK_DIV)作为输入，并被配置成提供同步头信号与分频时钟的频率差，所述频率差包括同步头信号与分频时钟的频率超前滞后关系和频率差的大小，并用来生成频差方向信号(dir)和频差值信号(err)作为输出； 时间数字转换电路(TDC)，其被连接以接收参考时钟(CLK_REF)和频差值信号作为输入，并被配置成将频差值信号转化为数字信号，生成数字化频差信号作为输出，所述参考时钟为外部提供的输入时钟信号，所述数字化频差信号为多位数字信号； 粗调滤波器，其被连接以接收参考时钟、数字化频差信号和频差方向信号作为输入，并被配置成对所述数字化频差信号进行累加滤波，生成粗调控制码作为输出； 鉴相器(PD)，其被连接以接收分频计数值信号(DIV_CON)和滤波后数字视频信号作为输入，并被配置成根据分频计数值信号和滤波后数字视频信号的值计算分频时钟与视频信号中同步头的相位差，并生成相位差信号作为输出，所述相位差信号为多位数字信号； 细调滤波器，其被连接以接收同步头信号和相位差信号作为输入，并被配置成对相位差信号进行累加滤波，生成细调控制码作为输出； 加法器，用以将所述的粗调控制码和细调控制码相加，生成频率控制码； 数控振荡器(DCO)，其被连接以接收频率控制码作为输入，并被配置成根据频率控制码生成所述像素时钟作为输出，其频率取决于所述频率控制码； 像素分频电路，其被连接以接收像素时钟作为输入，并被配置成对像素时钟进行分频，生成所述鉴频器的所述分频时钟，并同时将分频过程中的计数值输出，提供所述鉴相器的所述分频计数值信号； 其中所述模数转换电路，所述自动增益控制电路，所述数字低通滤波器，所述同步头分离电路，所述鉴频器，所述时间数字转换电路，所述粗调滤波器，所述鉴频鉴相器，所述细调滤波器，所述加法器，所述数控振荡器和所述像素分频电路集成在单个集成电路中。
2.根据权利要求I所述的全数字锁相环，其中所述模数转换电路在全数字锁相环锁定后的采样为相干采样；其中所述自动增益控制电路的工作时钟为像素时钟，并根据所述的数字视频信号中的同步头数据进行增益调整，增益调整后数字视频信号的各行数据间有相同数值的同步头信号；其中所述数字低通滤波器用以滤除所述增益调整后视频信号中的高频成分，保留视频信号中同步头的相关信息；其中所述设定的同步头阈值可以为模拟视频信号中同步头下降沿上任意一点的采样值；其中所述同步头分离电路分离出的同步头信号仅包含视频信号中的行频率信息，不包含视频信号中行相位信息。
3.根据权利要求I所述的全数字锁相环，其中所述频差方向信号为一位的数字信号，采用其值为高或低来表示所述同步头信号频率超前所述分频时钟的频率，滞后的表示与超前的表示相反；其中所述频差值信号为一位的数字信号，采用其脉冲电平的宽度来表示所述同步头信号与所述分频时钟的频率差的大小，所述的脉冲电平可以为高，也可以为低；其中所述时间数字转换电路的转换精度取决于参考时钟频率，所述参考时钟的周期要小于所述像素时钟周期，当频差值信号中表示频率差大小的电平宽度低于一个参考时钟周期后则数字化频差信号为零；其中所述粗调滤波器的工作时钟为参考时钟，在对所述数字化频差信号进行累加的过程中，可以为加运算也可以是减运算，其运算的方式取决于频差方向信号，并且其滤波特性为一阶的低通滤波器，增益为匕。
4.根据权利要求I所述的全数字锁相环，其中所述计算分频时钟与视频信号中同步头的相位差的操作包括首先检测增益调整后数字化视频信号中的同步头的下降沿；在检测到同步头下降沿后分析分频记数值信号的值得到相位超前或滞后的信息；根据同步头下降沿的采样值与设定的同步头阈值的差计算得到相位差信息；其中所述相位差信号的最高位为符号位，表示分频时钟与视频信号中同步头的相位的超前或滞后的信息，其余位表示相位差的大小；其中所述细调滤波器的工作时钟为同步头信号，其滤波特性为一阶低通滤波器，并且有一个零点，增益为G2。
5.根据权利要求I所述的全数字锁相环，其中所述像素分频电路的分频因子根据模拟视频信号的制式确定，为视频信号中一行的像素点数。
6.根据权利要求I所述的全数字锁相环，其中所述鉴频器，所述时间数字转换电路，所述粗调滤波器，所述数控振荡器以及所述像素分频器电路构成锁频环路，加快所述全数字锁相环的锁定过程；其中所述模数转换电路，所述自动增益控制电路，所述数字低通滤波器，所述鉴频鉴相器，所述细调滤波器，所述数控振荡器以及所述像素分频器电路构成锁相环路，用以对模拟视频信号中的同步头的相位进行精确锁定；其中所述加法器用以综合锁频环与锁相环的锁定效果。
7.根据权利要求3、4或6所述的全数字锁相环，其中所述粗调滤波器的增益G1与所述细调滤波器增益G2用于控制所述锁频环路与锁相环路的环路特性以及两个环路间的协调工作，所述锁频环路在频率锁定过程中对数控振荡器进行频率调节时，所述锁相环路对数控振荡器的调节可以忽略。
全文摘要
一种全数字锁相环，包括模数转换电路ADC、自动增益控制电路AGC、数字低通滤波器DLPF、同步头分离电路、鉴频器FD、时间数字转换电路TDC、粗调滤波器、鉴相器PD、细调滤波器、加法器、数控振荡器DCO以及像素分频电路。其中鉴频器，时间数字转换电路，粗调滤波器，数控振荡器以及像素分频器电路构成锁频环路，加快所述全数字锁相环的锁定过程。其中模数转换电路，自动增益控制电路，数字低通滤波器，鉴频鉴相器，细调滤波器，数控振荡器以及像素分频器电路构成锁相环路，用以对模拟视频信号中的同步头的相位进行精确锁定。
文档编号H03L7/085GK102916693SQ201210433710
公开日2013年2月6日 申请日期2012年11月2日 优先权日2012年11月2日
发明者李俊丰 申请人:长沙景嘉微电子股份有限公司