双模分频器电路的利记博彩app
【专利摘要】本发明提出一种双模分频器电路，包括：除N和除N+1双模分频模块，用于将输入的信号进行N分频或N+1分频以生成第一分频信号；第一触发器，用于对第一分频信号进行分频以生成第二分频信号；控制模式端，用于输入第一模式信号和第二模式信号；逻辑门，逻辑门分别与第一触发器、除N和除N+1双模分频模块和控制模式端相连，当控制模式端输入第一模式信号时逻辑门控制除N和除N+1双模分频模块工作在第一分频模式，当控制模式端输入第二模式信号时逻辑门根据第二分频信号控制除N和除N+1双模分频模块在第一分频模式和第二分频模式之间切换。该双模分频器电路便于构建根据实际所需分频值的双模分频器结构，并且方便记忆。
【专利说明】双模分频器电路
【技术领域】
[0001]本发明涉及数字电路【技术领域】，特别涉及一种双模分频器电路。
【背景技术】
[0002]现有的除2和除3的双模分频电路常采用如图1所示的电路形式。该除2和除3的双模分频电路的工作原理如下:当mode控制信号为‘0’时，和它相连的与非门d’的输出就是‘1’，这个时候，该双模分频电路其实就是二分频电路了，所以输出OUT为输入CK的二分频结果；当mode控制信号为‘I’时，该双模分频电路其实就是三分频电路了，所以输出out为输入CK的三分频结果。因此，该双模分频电路能够完成除2和除3的双模分频功能。但是，基于该双模分频电路结构还不能推广到其它双模分频值的双模分频电路。
[0003]另外，现有的除4和除5双模分频器的电路如图2A所示，将图2A中的除4和除5双模分频器的电路采用模块化的结构，以便简化整体电路，便于阐述，模块化后的电路如图2B所示。
[0004]在图2A中，当mode为‘0’时，该除4和除5双模分频器的电路实际为4分频电路，当mode为‘I，时，该除4和除5双模分频器的电路实际为5分频电路。在此基础上，除8和除9双模分频器的电路如图3所示，其中，当mode为‘0’时，该除8和除9双模分频器的电路实际为9分频电路，当mode为‘I’时，该除8和除9双模分频器的电路实际为8分频电路。进一步地，除64和除65双模分频器的电路如图4所示，其中，当mode为‘0’时，该除64和除65双模分频器的电路实际为65分频电路，当mode为‘I，时，该除64和除65双模分频器的电路实际为64分频电路。
[0005]虽然现有技术中，能根据基于除4和除5扩展到除8和除9的电路，以及基于除4和除5扩展到除64和除65的电路，但是没有明确提出基于除N和除N+1扩展到除2N和除2N+1的通用电路规律，更没有提到基于除N和除N+1扩展到除2N+1和除2N+2的电路方法。
[0006]因此，现有技术并没有讲述如何扩展到其他双模分频值的双模分频器，不方便设计和记忆。而且，现有技术也没有提出一些分频值为素数的双模分频器结构，严重妨碍了一些特殊场合的设计，灵活性差。
【发明内容】
[0007]本发明的目的旨在至少从一定程度上解决上述的技术缺陷之一。
[0008]为此，本发明的目的在于提出一种双模分频器电路，便于构建实际所需的双模分频器结构，方便记忆。
[0009]为达到上述目的，本发明的实施例提出的双模分频器电路，包括:除N和除N+1双模分频模块，所述除N和除N+1双模分频模块包括输入端、控制端和输出端，在所述控制端的控制信号控制下，所述除N和除N+1双模分频模块用于将通过所述输入端的输入信号进行N分频或N+1分频以生成第一分频信号，其中，N为大于等于2的整数；第一触发器，所述第一触发器的时钟端与所述除N和除N+1双模分频模块的输出端相连，用于对所述第一分频信号进行分频以生成第二分频信号；控制模式端，用于输入第一模式信号和第二模式信号；以及逻辑门，所述逻辑门的第一输入端与所述第一触发器的第一输出端相连，所述逻辑门的输出端与所述除N和除N+1双模分频模块的控制端相连，所述逻辑门的第二输入端与所述控制模式端相连，其中，当所述控制模式端输入第一模式信号时所述逻辑门控制所述除N和除N+1双模分频模块工作在第一分频模式，当所述控制模式端输入第二模式信号时所述逻辑门根据所述第二分频信号控制所述除N和除N+1双模分频模块在所述第一分频模式和第二分频模式之间切换。
[0010]根据本发明实施例的双模分频器电路，可以将除N和除N+1双模分频模块的输入端的输入信号进行2N和2N+1分频以及2N+1和2N+2分频，便于构建出实际所需的双模分频器的结构，尤其是一些分频值特殊的分频器。并且方便记忆，灵活性好。
[0011]本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
【专利附图】
【附图说明】
[0012]本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:
[0013]图1为现有的除2和除3双|旲分频电路不意图；
[0014]图2A为现有的除4和除5双|旲分频器的电路不意图；
[0015]图2B为现有的除4和除5双模分频器的模型图；
[0016]图3为一种除8和除9双|旲分频器的电路不意图；
[0017]图4为一种除64和除65双|旲分频器的电路不意图；
[0018]图5为根据本发明实施例的双模分频器电路的示意图；
[0019]图6为根据本发明一个实施例的除2N和除2N+1双模分频器电路的示意图；
[0020]图7为根据本发明另一个实施例的除2N+1和除2N+2双模分频器电路的示意图；
[0021]图8为根据本发明一个示例的除4和除5双模分频器电路的示意图；
[0022]图9A为根据本发明另一个示例的除8和除9双模分频器电路的示意图；
[0023]图9B为根据本发明另一个示例的除8和除9双模分频器电路的模型示意图；
[0024]图10为根据本发明又一个示例的除9和除10双模分频器电路的示意图；
[0025]图1lA为根据本发明一个实施例的除4N和除4N+1双模分频器电路的示意图；
[0026]图1lB为根据本发明一个实施例的除4N和除4N+1双模分频器电路当N=4时的示意图；
[0027]图12A为根据本发明另一个实施例的除4N+1和除4N+2双模分频器电路的示意图；
[0028]图12B为根据本发明另一个实施例的除4N+1和除4N+2双模分频器电路当N=4时的不意图；
[0029]图13A为根据本发明又一个实施例的除4N+2和除4N+3双模分频器电路的示意图；
[0030]图13B为根据本发明又一个实施例的除4N+2和除4N+3双模分频器电路当N=4时的不意图；[0031]图14A为根据本发明再一个实施例的除4N+3和除4N+4双模分频器电路的示意图；以及
[0032]图14B为根据本发明再一个实施例的除4N+3和除4N+4双模分频器电路当N=4时的示意图。
【具体实施方式】
[0033]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0034]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
[0035]在本发明的描述中，需要说明的是，除非另有规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
[0036]参照下面的描述和附图，将清楚本发明的实施例的这些和其他方面。在这些描述和附图中，具体公开了本发明的实施例中的一些特定实施方式，来表示实施本发明的实施例的原理的一些方式，但是应当理解，本发明的实施例的范围不受此限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
[0037]下面参照附图来描述根据本发明实施例提出的双模分频器电路。
[0038]如图5所示，本发明实施例提出的双模分频器电路包括除N和除N+1双模分频模块501、第一触发器502、控制模式端Mode和逻辑门503。
[0039]其中，除N和除N+1双模分频模块501包括输入端in、控制端m和输出端out，在控制端m的控制信号控制下除N和除N+1双模分频模块501用于将通过输入端in输入的信号CK进行N分频或N+1分频以生成第一分频信号，其中，N为大于等于2的整数。
[0040]如图5所示，第一触发器502的时钟端ck与除N和除N+1双模分频模块501的输出端out相连，用于对上述第一分频信号进行分频以生成第二分频信号。在本发明的一个优选示例中，如图6和图7所示，第一触发器502可以为T触发器。当然，第一触发器502也可以为D触发器，在本发明的其他实施例中将进行描述，可以理解的是，第一触发器502也可以为其他触发器。
[0041]控制模式端Mode用于输入模式信号mode,模式信号mode包括第一模式信号和第二模式信号。逻辑门503的第一输入端I与第一触发器502的第一输出端Q相连,第一触发器502的第一输出端Q也是该双模分频器电路的输出端0UT，输出第二分频信号，逻辑门503的输出端3与除N和除N+1双模分频模块501的控制端m相连，逻辑门503的第二输入端2与控制模式端Mode相连,其中，当控制模式端Mode输入第一模式信号时逻辑门503控制除N和除N+1双模分频模块501工作在第一分频模式，当控制模式端Mode输入第二模式信号时逻辑门503根据第二分频信号控制除N和除N+1双模分频模块501在第一分频模式和第二分频模式之间切换。
[0042]在本发明的一个实施例中，如图6所示，逻辑门503为第一与门601时，第一分频模式为N分频，第二分频模式为N+1分频，所以当控制模式端Mode输入第一模式信号例如‘0’时，第二分频信号为2N分频，当控制模式端Mode输入第二模式信号例如‘I’时，第二分频信号为2N+1分频。也就是说，在模式信号mode的控制下第一与门601输出控制信号选择将除N和除N+1双模分频模块501的输入端in的输入信号CK进行2N分频。并且，在模式信号mode的控制下第一与门601输出控制信号还可以选择将除N和除N+1双模分频模块501的输入端in的输入信号CK进行2N+1分频。
[0043]具体地，如图6所示，除N和除N+1的双模分频模块501在模式信号mode为‘0’时，完成N分频，在模式信号mode为‘I’时完成N+1分频。第一触发器T触发器502的输入T接‘I’时，时钟端ck的时钟上沿到一次，它的输出状态就翻转一次。
[0044]所以说，在模式信号mode为‘0’时，与第一触发器T触发器502相连的第一与门601的输出为‘0’，除N和除N+1的双模分频模块501始终是N分频。为了方便解释，假设除N和除N+1的双模分频模块501和第一触发器T触发器502的初始输出值为‘0’，则除N和除N+1的双模分频模块501的第一个输出上沿来时，第一触发器T触发器502的输出OUT变为‘ I’，当除N和除N+1的双模分频模块501完成第一次N分频，输出第二个上沿时，第一触发器T触发器502的输出OUT变为‘0’ ；当除N和除N+1的双模分频模块501完成第二次N分频，输出第三个上沿时，第一触发器T触发器502的输出OUT变为‘I’，这时经两次N分频让第一触发器T触发器502的输出OUT完成了一次周期输出，所以这样将除N和除N+1双模分频模块501的输入端in的输入信号CK进行了 2N分频。
[0045]在模式信号mode为‘I，时,与第一触发器T触发器502相连的第一与门601的输出就是第一触发器T触发器502的输出OUT。为了方便解释，假设除N和除N+1的双模分频模块501和第一触发器T触发器502的初始输出值为‘0’，则除N和除N+1的双模分频模块501的第一个输出上沿来时，第一触发器T触发器502的输出OUT变为‘1’，切换到N+1分频；当除N和除N+1的双模分频模块501完成第一次N+1分频，输出第二个上沿时，第一触发器T触发器502的输出OUT变为‘0’，这时切换到N分频；当除N和除N+1的双模分频模块501完成N分频，输出第三个上沿时，第一触发器T触发器502的输出OUT变为‘ I’，这时经过一次N分频和一次N+1分频，让第一触发器T触发器502的输出OUT完成了一次周期输出，所以这样将除N和除N+1双模分频模块501的输入端in的输入信号CK进行了 2N+1分频。
[0046]在本发明的另一个实施例中，如图7所示，逻辑门503为第一与非门701时，第一分频模式为N+1分频，第二分频模式为N分频，所以当控制模式端Mode输入第一模式信号例如‘0’时，第二分频信号为2N+2分频，当控制模式端Mode输入第二模式信号例如‘I’时，第二分频信号为2N+1分频。换言之，在模式信号mode控制下第一与非门701输出控制信号选择将除N和除N+1双模分频模块501的输入端in的输入信号CK进行2N+1分频。并且，在模式信号mode控制下第一与非门701输出的控制信号还可以选择将除N和除N+1双模分频模块501的输入端in的输入信号CK进行2N+2分频。
[0047]同样地，如图7所示，除N和除N+1的双模分频模块501在模式信号mode为‘0’时，完成N分频，在模式信号mode为‘I’时完成N+1分频。第一触发器T触发器502的输入T接‘I’时，时钟端ck的时钟上沿到一次，它的输出状态就翻转一次。
[0048]因此,在模式信号mode为‘0’时,与第一触发器T触发器502相连的第一与非门701的输出为‘ I’，除N和除N+1的双模分频模块501始终是N+1分频。为了方便解释，假设除N和除N+1的双模分频模块501和第一触发器T触发器502的初始输出值为‘0’，则除N和除N+1的双模分频模块501的第一个输出上沿来时，第一触发器T触发器502的输出OUT变为‘1’，当除N和除N+1的双模分频模块501完成第一次N+1分频，输出第二个上沿时，第一触发器T触发器502的输出OUT变为‘0’ ；当除N和除N+1的双模分频模块501完成第二次N+1分频，输出第三个上沿时，第一触发器T触发器502的输出OUT变为‘ I’，这时经两次N+1分频让第一触发器T触发器502的输出OUT完成了一次周期输出，所以这样将除N和除N+1双模分频模块501的输入端in的输入信号CK进行了 2N+2分频。
[0049]在模式信号mode为‘I’时,与第一触发器T触发器502相连的第一与非门701的输出就是第一触发器T触发器502的输出OUT。为了方便解释，假设除N和除N+1的双模分频模块501和第一触发器T触发器502的初始输出值为‘0’，则除N和除N+1的双模分频模块501的第一个输出上沿来时，第一触发器T触发器502的输出OUT变为‘I’，切换到N分频；当除N和除N+1的双模分频模块501完成第一次N分频，输出第二个上沿时，第一触发器T触发器502的输出OUT变为‘0’，这时切换到N+1分频；当除N和除N+1的双模分频模块501完成N+1分频，输出第三个上沿时，第一触发器T触发器502的输出OUT变为‘1’，这时经过一次N+1分频和一次N分频，让第一触发器T触发器502的输出OUT完成了一次周期输出，所以这样将除N和除N+1双模分频模块501的输入端in的输入信号CK进行了2N+1分频。
[0050]在本发明的一个示例中，结合图1和图8，除4和除5双模分频器电路是在除2和除3双模分频器电路的基础上拓展得到的，其中，该除4和除5双模分频器电路包括三个D触发器a、b、c和两个与非门d、e,以及一个与门f。也就是说，当N=2时，图8是图6的展开电路图，并且由D触发器替代T触发器。同样地，可以得出，在模式信号mode为‘0’时，该除4和除5双模分频器电路实现将输入信号CK进行了 4分频，在模式信号mode为‘I’时，该除4和除5双模分频器电路实现将输入信号CK进行了 5分频。
[0051 ] 在本发明的另一个示例中，如图9A所示，除8和除9双模分频器电路是在图8中除4和除5双模分频器电路的基础上拓展得到的，与图8相比，该除8和除9双模分频器电路多了一个D触发器g和一个与门h。同样地，该除8和除9双模分频器电路也可以是当N=4时，由图6展开得到，其中由D触发器替代T触发器，所以第一触发器502可以为D触发器g，第一与门可以为与门h。依此类推，可以得出，在模式信号mode为‘0’时，该除8和除9双模分频器电路实现将输入信号CK进行了 8分频，在模式信号mode为‘I，时，该除8和除9双模分频器电路实现将输入信号CK进行了 9分频。并且，该除8和除9双模分频器电路的简化模式如图9B所示，其中，除4和除5双模分频模块901是图8中除4和除5双模分频器电路的模块化，这样图示就更加清晰，便于理解和记忆。[0052]在本发明的又一个示例中，如图10所示，除9和除10双模分频器电路与图9B相t匕，用一个与非门1001替代了与门h。换言之，该除9和除10双模分频器电路也可以是当N=4时，由图7延伸得到，其中由D触发器替代T触发器，所以第一触发器502可以为D触发器g，第一与非门701可以为与非门1001。同样地,可以得出，在模式信号mode为‘0’时，该除9和除10双模分频器电路实现将输入信号CK进行了 10分频，在模式信号mode为‘I，时，该除9和除10双模分频器电路实现将输入信号CK进行了 9分频。
[0053]在本发明的一个实施例中，如图1lA所示，所述的双模分频器电路还包括第二触发器1102和第二与门1101，其中第一触发器502和第二触发器1102都可以为D触发器。
[0054]即言，第二触发器1102的输入端D与第二触发器1102的第二输出端NQ相连，第二触发器1102的时钟端ck分别与第一触发器g的第一输出端Q和第一与门h的第一输入端I相连，且第一触发器g的第二输出端NQ与第一触发器g的输入端D相连,用于将上述第二分频信号进行分频以生成第三分频信号。第二与门1101的第一输入端I与第二触发器1102的第一输出端Q相连，同时也是该双模分频器电路的输出0UT，第二与门1101的第二输入端2与控制模式端Mode相连，第二与门1101的输出端3与第一与门h的第二输入端2相连，在模式信号mode控制下将除N和除N+1双模分频模块501的输入端in的输入信号CK进行4N或4N+1，即当控制模式端Mode输入第一模式信号时，第三分频信号为4N分频，当控制模式端Mode输入第二模式信号时，第三分频信号为4N+1分频。
[0055]也就是说，在模式信号mode为‘O，时，该双模分频器电路实现将输入信号CK进行了 4N分频，在模式信号mode为‘I’时，该双模分频器电路实现将输入信号CK进行了 4N+1分频。
[0056]具体地，如图1lB所示，当N=4时，除N和除N+1双模分频模块501为除4和除5双模分频模块901，在模式信号mode为‘0’时，该双模分频器电路实现将输入信号CK进行了 16分频，在模式信号mode为‘I’时，该双模分频器电路实现将输入信号CK进行了 17分频。
[0057]在本发明的另一个实施例中，如图12A所示，所述的双模分频器电路还包括第三触发器1202和第二与非门1201，其中用D触发器替代了 T触发器，第一触发器502和第三触发器1202都可以为D触发器。
[0058]即言，第三触发器1202的输入端D与第三触发器1202的第二输出端NQ相连，第三触发器1202的时钟端ck分别与第一触发器g的第一输出端Q和第一与门h的第一输入端I相连，且第一触发器g的第二输出端NQ与第一触发器g的输入端D相连,用于将第二分频信号进行分频以生成第四分频信号。第二与非门1201的第一输入端I与第三触发器1202的第一输出端Q相连，同时也是该双模分频器电路的输出0UT，第二与非门1201的第二输入端2与控制模式端Mode相连，第二与非门1201的输出端3与第一与门h的第二输入端2相连，在模式信号mode控制下将除N和除N+1双模分频模块501的输入端in的输入信号CK进行4N+1或4N+2分频，即当控制模式端Mode输入第一模式信号时，第四分频信号为4N+2分频，当控制模式端Mode输入第二模式信号时，第四分频信号为4N+1分频。
[0059]也就是说，在模式信号mode为‘0’时，该双模分频器电路实现将输入信号CK进行了 4N+2分频，在模式信号mode为‘I’时，该双模分频器电路实现将输入信号CK进行了4N+1分频。[0060]具体地，如图12B所示，当N=4时，除N和除N+1双模分频模块501为除4和除5双模分频模块901，在模式信号mode为‘0’时，该双模分频器电路实现将输入信号CK进行了 18分频，在模式信号mode为‘I’时，该双模分频器电路实现将输入信号CK进行了 17分频。
[0061]在本发明的又一个实施例中，如图13A所示，所述的双模分频器电路还包括第四触发器1302、第一反相器1303和第三与门1301，其中用D触发器替代了 T触发器，第一触发器502和第四触发器1302都可以为D触发器。
[0062]即言，第四触发器1302的输入端D与第四触发器1302的第二输出端NQ相连，第四触发器1302的时钟端ck分别与第一触发器g的第一输出端Q和第一与非门1001的第一输入端I相连,且第一触发器g的第二输出端NQ与第一触发器g的输入端D相连,用于将上述第二分频信号进行分频以生成第五分频信号。第一反相器1303的输出端与第一与非门1001的第二输入端2相连。第三与门1301的第一输入端I与第四触发器1302的第一输出端Q相连，第三与门1301的第二输入端2与控制模式端Mode相连，第三与门1301的输出端3与第一反相器1303的输入端相连,在模式信号mode的控制下将除N和除N+1双模分频模块501的输入端in的输入信号CK进行4N+2或4N+3分频，即当控制模式端Mode输入第一模式信号时，第五分频信号为4N+2分频，当控制模式端Mode输入第二模式信号时，第五分频信号为4N+3分频。
[0063]也就是说，在模式信号mode为‘0’时，该双模分频器电路实现将输入信号CK进行了 4N+2分频，在模式信号mode为‘I’时，该双模分频器电路实现将输入信号CK进行了4N+3分频。
[0064]具体地，如图13B所示，当N=4时，除N和除N+1双模分频模块501为除4和除5双模分频模块901，在模式信号mode为‘0’时，该双模分频器电路实现将输入信号CK进行了18分频，在模式信号mode为‘ I’时，该双模分频器电路实现将输入信号CK进行了 19分频。并且，添加第一反相器1303目的是让除9和除10双模分频器电路的1303输入端为‘0’时是9分频，为‘I’时是10分频。
[0065]在本发明的再一个实施例中，如图14A所示，所述的双模分频器电路还包括第五触发器1402、第二反相器1403和第三与非门1401，其中用D触发器替代了 T触发器，第一触发器502和第五触发器1402都可以为D触发器。
[0066]即言,第五触发器1402的输入端D与第五触发器1402的第二输出端NQ相连,第五触发器1402的时钟端ck分别与第一触发器g的第一输出端Q和第一与非门1001的第一输入端I相连，且第一触发器g的第二输出端NQ与第一触发器g的输入端D相连,用于将上述第二分频信号进行分频以生成第六分频信号。第二反相器1403的输出端与第一与非门1001的第二输入端2相连。第三与非门1401的第一输入端I与第五触发器1402的第一输出端Q相连，第三与非门1401的第二输入端2与控制模式端Mode相连，第三与非门1401的输出端3与第二反相器1403的输入端相连，在模式信号mode的控制下将除N和除N+1双模分频模块501的输入端in的输入信号CK进行4N+3或4N+4分频，即当控制模式端Mode输入第一模式信号时，第五分频信号为4N+4分频，当控制模式端Mode输入第二模式信号时，第五分频信号为4N+3分频。
[0067]也就是说，在模式信号mode为‘0’时，该双模分频器电路实现将输入信号CK进行了 4N+4分频，在模式信号mode为‘I’时，该双模分频器电路实现将输入信号CK进行了4N+3分频。
[0068]具体地，如图14B所示，当N=4时，除N和除N+1双模分频模块501为除4和除5双模分频模块901，在模式信号mode为‘0’时，该双模分频器电路实现将输入信号CK进行了 20分频，在模式信号mode为‘I’时，该双模分频器电路实现将输入信号CK进行了 19分频。并且，添加第二反相器1303目的也是让除9和除10双模分频器电路的1403输入端为‘0’时是9分频，为‘I’时是10分频。
[0069]可以理解的是，图9A和图10所述的实施例仅仅是基于除N和除N+1双模分频器电路的基础上拓展到除2N和除2N+1的双模分频器电路以及除2N+1和除2N+2的双模分频电路的具体实施例，其中N=4。而图1lB和图12B所述的实施例只是基于除N和除N+1双模分频器电路的基础上拓展到除4N和除4N+1的双模分频器电路以及除4N+1和除4N+2的双模分频电路的具体实施例，其中N=4。最后，图13B和图14B所述的实施例只是基于除N和除N+1双模分频器电路的基础上拓展到除4N+2和除4N+3的双模分频器电路以及除4N+3和除4N+4的双模分频电路的具体实施例，其中N=4。因此，在图6和图7的基础上，只需要相应地添加与门或与非门，就可以构建根据实际需要的分频值的双模分频器电路，特别是一些分频值特殊的双模分频器电路，例如除11和除12的双模分频器电路等，只需N=2时，图14B即可实现。
[0070]根据本发明实施例的双模分频器电路，可以将除N和除N+1双模分频模块的输入端的输入信号进行2N和2N+1分频以及2N+1和2N+2分频，便于构建出实际所需的双模分频器的结构，尤其是一些分频值特殊的分频器。并且方便记忆，灵活性好。
[0071]在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0072]尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
【权利要求】
1.一种双模分频器电路，其特征在于，包括: 除N和除N+1双模分频模块，所述除N和除N+1双模分频模块包括输入端、控制端和输出端，在所述控制端的控制信号控制下，所述除N和除N+1双模分频模块用于将通过所述输入端的输入信号进行N分频或N+1分频以生成第一分频信号，其中，N为大于等于2的整数； 第一触发器，所述第一触发器的时钟端与所述除N和除N+1双模分频模块的输出端相连，用于对所述第一分频信号进行分频以生成第二分频信号； 控制模式端，用于输入第一模式信号和第二模式信号；以及 逻辑门，所述逻辑门的第一输入端与所述第一触发器的第一输出端相连，所述逻辑门的输出端与所述除N和除N+1双模分频模块的控制端相连，所述逻辑门的第二输入端与所述控制模式端相连，其中，当所述控制模式端输入第一模式信号时所述逻辑门控制所述除N和除N+1双模分频模块工作在第一分频模式，当所述控制模式端输入第二模式信号时所述逻辑门根据所述第二分频信号控制所述除N和除N+1双模分频模块在所述第一分频模式和第二分频模式之间切换。
2.如权利要求1所述的双模分频器电路，其特征在于，所述逻辑门为第一与门，所述第一分频模式为N分频，所述第二分频模式为N+1分频，当所述控制模式端输入所述第一模式信号时，所述第二分频信号为2N分频，当所述控制模式端输入所述第二模式信号时，所述第二分频信号为2N+1分频。
3.如权利要求1所述的双模分频器电路，其特征在于，所述逻辑门为第一与非门，所述第一分频模式为N+1分频，所述第二分频模式为N分频，当所述控制模式端输入所述第一模式信号时，所述第二分频信号为2N+2分频，当所述控制模式端输入所述第二模式信号时，所述第二分频信号为2N+1分频。`
4.如权利要求1-3任一项所述的双模分频器电路，其特征在于，所述第一触发器为T触发器或D触发器。
5.如权利要求2所述的双模分频器电路，其特征在于，还包括: 第二触发器，所述第二触发器的输入端与所述第二触发器的第二输出端相连，所述第二触发器的时钟端分别与所述第一触发器的第一输出端和所述第一与门的第一输入端相连，且所述第一触发器的第二输出端与所述第一触发器的输入端相连，用于将所述第二分频信号进行分频以生成第三分频信号； 第二与门，所述第二与门的第一输入端与所述第二触发器的第一输出端相连，所述第二与门的第二输入端与所述控制模式端相连，所述第二与门的输出端与所述第一与门的第二输入端相连，当所述控制模式端输入所述第一模式信号时，所述第三分频信号为4N分频，当所述控制模式端输入所述第二模式信号时，所述第三分频信号为4N+1分频。
6.如权利要求2所述的双模分频器电路，其特征在于，还包括: 第三触发器，所述第三触发器的输入端与所述第三触发器的第二输出端相连，所述第三触发器的时钟端分别与所述第一触发器的第一输出端和所述第一与门的第一输入端相连，且所述第一触发器的第二输出端与所述第一触发器的输入端相连，用于将所述第二分频信号进行分频以生成第四分频信号； 第二与非门，所述第二与非门的第一输入端与所述第三触发器的第一输出端相连，所述第二与非门的第二输入端与所述控制模式端相连，所述第二与非门的输出端与所述第一与门的第二输入端相连，当所述控制模式端输入所述第一模式信号时，所述第四分频信号为4N+2分频，当所述控制模式端输入所述第二模式信号时，所述第四分频信号为4N+1分频。
7.如权利要求3所述的双模分频器电路，其特征在于，还包括: 第四触发器，所述第四触发器的输入端与所述第四触发器的第二输出端相连，所述第四触发器的时钟端分别与所述第一触发器的第一输出端和所述第一与非门的第一输入端相连，且所述第一触发器的第二输出端与所述第一触发器的输入端相连，用于将所述第二分频信号进行分频以生成第五分频信号； 第一反相器，所述第一反相器的输出端与所述第一与非门的第二输入端相连； 第三与门，所述第三与门的第一输入端与所述第四触发器的第一输出端相连，所述第三与门的第二输入端与所述控制模式端相连，第三与门的输出端与所述第一反相器的输入端相连，当所述控制模式端输入所述第一模式信号时，所述第五分频信号为4N+2分频，当所述控制模式端输入所述第二模式信号时，所述第五分频信号为4N+3分频。
8.如权利要求3所述的双模分频器电路，其特征在于，还包括: 第五触发器，所述第五触发器的输入端与所述第五触发器的第二输出端相连，所述第五触发器的时钟端分 别与所述第一触发器的第一输出端和所述第一与非门的第一输入端相连，且所述第一触发器的第二输出端与所述第一触发器的输入端相连，用于将所述第二分频信号进行分频以生成第六分频信号； 第二反相器，所述第二反相器的输出端与所述第一与非门的第二输入端相连； 第三与非门，所述第三与非门的第一输入端与所述第五触发器的第一输出端相连，所述第三与非门的第二输入端与所述控制模式端相连，第三与非门的输出端与所述第二反相器的输入端相连，当所述控制模式端输入所述第一模式信号时，所述第五分频信号为4N+4分频，当所述控制模式端输入所述第二模式信号时，所述第五分频信号为4N+3分频。
【文档编号】H03K23/66GK103684425SQ201210336536
【公开日】2014年3月26日 申请日期:2012年9月12日 优先权日:2012年9月12日
【发明者】刘辉, 傅璟军, 胡文阁 申请人:比亚迪股份有限公司