专利名称：一种puf电路单元的利记博彩app
技术领域：
本发明涉及芯片PUF防伪技术领域，尤其是涉及ー种PUF电路单元。
背景技术：
2001年3月Pappu在《Physical One-Way Functions))中提出的物理不可克隆函数(Physical Unclonable Functions,简称PUF)具有卩隹一性和不可克隆性，可以被广泛用来作为身份认证和防伪手段。集成芯片上采用PUF技术最早由麻省理工大学的Gassend等研究人员提出。PUF技术是ー种芯片领域的“生物特征”识别技术，也可以称之为“芯片DNA”技术，其通过PUF电路提取芯片制造过程中不可避免产生的エ艺偏差(包括氧化层厚度，W/L和随机离子參杂等因素)，生成无限多个、特有的密钥，这些密钥不可预测和安排，永久存 在，即使是芯片的制造商也无法仿制。PUF电路从芯片上动态提取这个芯片所特有的无限多的密钥，这些密钥可以广泛的应用于芯片的安全和防伪。PUF技术可以提高芯片和芯片系统的安全和可靠等级，在芯片安全防伪领域取得了广泛的应用。目前，芯片的PUF防伪技术中主要采用传统的单端ロPUF电路。传统的单端ロ PUF电路中的PUF电路单元主要采用Holcomb等提出的利用SRAM上电初始值实现PUF的电路结构。如图I所示，该PUF电路单元由交叉耦合反相器VI、第一 NMOS传输管Tl和第二 NMOS传输管T2构成。交叉耦合反相器由两个NMOS管和两个PMOS管组成，第一 NMOS传输管Tl和第二 NMOS传输管T2与交叉耦合反相器的连接点0和
I为两个状态节点。当PUF电路单元没有接电源的时候，两个状态节点都为00 ;当PUF电路
単元接通电源后，由于交叉耦合反相器存在不同的驱动能力，00不稳定的状态将过渡到稳定的状态10或01，11状态为不稳定状态且不可到达。交叉耦合反相器的状态由组成其的晶体管阈值电压匹配情况決定，PUF电路单元产生的逻辑电平输出对应交叉耦合反相器随机阈值Vt的エ艺偏差。该PUF电路单元主要利用指纹识别的方法来提取SRAM上电产生的物理指纹，从而有效地提取制造时的物理器件随机的阈值电压失配，并消除-Mds声的干扰，
但是在第一 NMOS传输管Tl和第二 NMOS传输管T2都打开的情况下，Q和β两个状态节点
直接与外部电路导通，其逻辑状态容易受到外部信号和噪声的干扰，以致PUF电路单元噪声容限较小，稳定性较差。由于单端ロ PUF电路只具有ー个端ロ，毎次访问只能输出ー个密钥，当需要输出多个密钥时，需要对其进行频繁访问，不但耗时而且会导致功耗增加。为此，多端ロ PUF电路的研究具有现实意义。但是当将上述PUF电路单元应用于多端ロ PUF电路吋，随着端口数的增加，该PUF电路单元的噪声容限会越来越小，以致多端ロ PUF电路的输出结果很容易受到噪声的干扰，可靠性和准确性很低，芯片安全性能差。
发明内容
本发明所要解决的技术问题是提供一种静态噪声容限高，稳定性强的PUF电路单
J Li ο
本发明解决上述技术问题所采用的技术方案为ー种PUF电路单元，包括第一NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管、第一交叉耦合反相器、第二交叉耦合反相器、第一隔离反相器和第二隔离反相器，所述的第一 NMOS管的栅极和所述的第二 NMOS管的栅极连接，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接，所述的第七NMOS管的栅极和所述的第八NMOS管的栅极连接，所述的第九NMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第十一 NMOS管的栅极和所述的第十二 NMOS管的栅极连接，所述的第一 NMOS管的源极、所述的第三NMOS管的源极、所述的第一交叉耦合反相器的输入端、所述的第二交叉耦合反相器的输出端和所述的第一隔离反相器的输入端并接，所述的第二 NMOS管的源极、所述的第四NMOS管的源极、所述的第一交叉耦合反相器的输出端、所述的第二交叉耦合反相器的输入端和所述的第二隔离反相器的输入端并接，所述的第五NMOS管的源极、所述的第七NMOS管的源极、所述的第九NMOS管的源极、所述的第i^一 NMOS管的源极和所述的第一隔离反相器的输出端并接，所述的第六NMOS管的源极、所述的第八NMOS管的源极、所述的第十NMOS管的源极、所述的第十二 NMOS管的源极和所述的第二隔离反相器的 输出端并接。所述的第一隔离反相器由第一 PMOS管和第十三NMOS管组成，所述的第一 PMOS管的漏极连接电源端，所述的第十三NMOS管的源极连接接地端，所述的第一 PMOS管的源极和所述的第十三NMOS管的漏极并接且其公共连接端为所述的第一隔离反相器的输出端，所述的第一 PMOS管的栅极和所述的第十三NMOS管的栅极并接且其公共连接端为所述的第一隔离反相器的输入端，所述的第二隔离反相器的电路结构与所述的第一隔离反相器的电路结构相同。所述的第一隔离反相器由第十四NMOS管组成，所述的第十四NMOS管为隔离型的NMOS管，所述的第十四NMOS管的栅极为所述的第一隔离反相器的输入端，所述的第十四NMOS管的漏极为所述的第一隔离反相器的输出端，所述的第十四NMOS管的源极接地，所述的第二隔离反相器的电路结构与所述的第一隔离反相器的电路结构相同。与现有技术相比，本发明的优点在于通过设置第一隔离反相器和第二隔离反相器，第一隔离反相器的输入端与第一交叉耦合反相器的输入端和第二交叉耦合反相器的输出端连接，第二隔离反相器的输入端与第一交叉耦合反相器的输出端和第二交叉耦合反相器的输入端连接，当第一隔离反相器和第二隔离反相器放电时，不会影响第一隔离反相器的输入端的电位和第二隔离反相器的输入端的电位，即不会对第一交叉耦合反相器和第二交叉耦合反相器的制造エ艺偏差导致的不同驱动能力造成影响，提高了 PUF电路单元的静态噪声容限和稳定性；
当第一隔离反相器由第十四NMOS管组成，第十四NMOS管为隔离型的NMOS管，第十四NMOS管的栅极为第一隔离反相器的输入端，第十四NMOS管的漏极为第一隔离反相器的输出端，第十四NMOS管的源极接地，第二隔离反相器的电路结构与第一隔离反相器的电路结构相同时，可以减少第一隔离反相器和第二隔离反相器中的晶体管数目，节省芯片面积，降低成本。
图I为现有技术中的PUF电路单元的电路 图2为本发明的ー种PUF电路单元的电路 图3为本发明的第一隔离反相器或者第二隔离反相器的电路 图4为本发明的第一状态节点和第一互补状态节点的逻辑 图5为本发明在不同起始点的蒙特卡洛仿真图。
具体实施例方式以下结合附图实施例对本发明作进ー步详细描述。
如图2所示，ー种PUF电路单元，包括第一 NMOS管NI、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管N10、第^^一 NMOS管Nil、第十二 NMOS管N12、第一交叉耦合反相器Inv1、第二交叉稱合反相器Inv2、第一隔离反相器Inv3和第二隔离反相器Inv4,第一NMOS管NI的栅极和第二 NMOS管N2的栅极连接，第三NMOS管N3的栅极和第四NMOS管N4的栅极连接，第五NMOS管N5的栅极和第六NMOS管N6的栅极连接，第七NMOS管N7的栅极和第八NMOS管N8的栅极连接，第九NMOS管N9的栅极和第十NMOS管NlO的栅极连接，第i^一 NMOS管Nll的栅极和第十二 NMOS管N12的栅极连接，第一 NMOS管NI的源极、第三NMOS管N3的源极、第一交叉耦合反相器Inv1的输入端、第二交叉耦合反相器Inv2的输出端和第一隔离反相器Inv3的输入端并接于第一状态节点八第二 NMOS管N2的源极、第四NMOS-M的源极、第一交叉耦合反相器Inv1的输出端、第二交叉耦合反相器Inv2的输入端和第二隔离反相器Inv4的输入端并接与第一互补状态节点F，第五NMOS管N5的源极、第七NMOS管N7的源极、第九NMOS管N9的源极、第i^一 NMOS管Nll的源极和第一隔离反相器Inv3的输出端并接于第二状态节点#，第六NMOS管N6的源极、第八匪OS管N8的源极、第十NMOS管NlO的源极、第十二 NMOS管N12的源极和第二隔离反相器Inv4的输出端并接于第二互补状态节点及。如图3所示，本发明的第一隔离反相器Inv3可以由第一 PMOS管Pl和第十三NMOS管N13组成，第一 PMOS管Pl的漏极连接电源端，第十三NMOS管N13的源极连接接地端，第一 PMOS管Pl的源极与第十三NMOS管N13的漏极并接且其公共连接端为第一隔离反相器Inv3的输出端，第一 PMOS管Pl的栅极和第十三NMOS管N13的栅极并接且其公共连接端为第一隔离反相器Inv3的输入端，第二隔离反相器Inv4的电路结构与第一隔离反相器Inv3的电路结构相同。本发明的第一隔离反相器Inv3也可以由第十四NMOS管N14组成，第十四NMOS管N14为隔离型的NMOS管，第十四NMOS管N14的栅极为第一隔离反相器Inv3的输入端，第十四NMOS-NH的漏极为第一隔离反相器Inv3的输出端，第十四NMOS-NH的源极接地，第二隔离反相器Inv4的电路结构与第一隔离反相器Inv4的电路结构相同。当本发明应用于单端ロ PUF电路或者多端ロ PUF电路中时，PUF电路中设置有译码电路模块，本发明的PUF电路单元与译码电路模块连接，译码电路模块中设置有多个写字线、写位线、读字线、互补读字线、读位线和互补读位线。第一 NMOS管NI的漏极用于连接译码电路模块的第一写位线WBLl，第二 NMOS管N2的漏极用于连接译码电路模块的第一互补写位线_El，第三NMOS管N3的漏极用于连接译码电路模块的第二写位线WBL2,第四NMOS管N4的漏极用于连接译码电路模块的第二互补写位线_2 ,第五NMOS管N5的漏极用于连接译码电路模块的第一读位线纪见7，第六NMOS管N6的漏极用于连接译码电路模块的第ー互补读位线被尤1 ,第七NMOS管N7的漏极用于连接译码电路模块的第二读位线似 ム ，第八NMOS管N8的漏极用于连接译码电路模块的第二互补读位线Μ 2 ,第九NMOS管N9的漏极用于连接译码电路模块的第三读位线似，第十NMOS管NlO的漏极用于连接译码电路模块的第三互补读位线，第十一 NMOS管Nll的漏极用于连接译码电路模块的第四读位线似 ZA第十二 NMOS管N12的漏极用于连接译码电路模块的第三互补读位线Μ 4，第一NMOS管NI的栅极和第二 NMOS管N2的栅极用于连接译码电路模块的第一写字线皿2，第三NMOS管N3的栅极和第四NMOS管N4的栅极用于连接译码电路模块的第二写字线勝ム ，第五NMOS管N5的栅极和第六NMOS管N6的栅极用于连接译码电路模块的第一读字线ガFZ7，第七NMOS管N7的栅极和第八NMOS管N8的栅极用于连接译码电路模块的第二读字线，第九NMOS管N9的栅极和第十NMOS管NlO的栅极用于连接译码电路模块的第三读字线狐3， 第十一 NMOS管Nll的栅极和第十二 NMOS管N12的栅极用于连接译码电路模块的第四读字致 RWL4。本发明的工作原理为当PUF电路单元没有接电源的时候，第一状态节点/^和第一互补状态节点F都为00 (00表示不稳定状态)；当PUF电路单元接通电源后，由于IC制造过程中的エ艺偏差，第一交叉耦合反相器Inv1和第二交叉耦合反相器Inv2存在不同的驱动能力，第一状态节点/7和第一互补状态节点F将由不稳定的状态00将过渡到稳定的状态10或01 (11状态为不稳定状态，不可能到达);而当译码电路模块的读位线(第一读位线皿I、第二读位线臟2、第三读位线皿3和第四读位线皿4 )通过第ニ状态节点M放电时，其放电过程不影响第一状态节点P的电位，当译码电路模块的互补读位线(第一互补读位线胃I、第二互补读位线、第三互补读位线_3和第四互补读位线皿4 )通过第ニ互补状态节点；！？放电时，其放电过程不影响第一互补状态节点;？电位。本发明的PUF电路单元中第一状态节点P和第一互补状态节点F不用直接与外部电路导通，其逻辑状态不会容易受到外部信号和噪声的干扰，因此本发明噪声容限较大，稳定性好。图4为本发明的第一状态节点产和第一互补状态节点F的逻辑图；其中PF的稳定状态10表示逻辑值1，P P的稳定状态10表示逻辑值0，图I中灰色表示逻辑值1，白色表示逻辑值O。该逻辑图相当于本发明中的一个密码本，由很多位随机01构成，每一行表示ー个16位的密钥。本发明的PUF电路单元在不同起始点的蒙特卡洛仿真结果如图5所示。从图5中可知在不同エ艺偏差下，第一状态节点/^和第一互补状态节点P的状态变化在开始成指数变化，迅速趋向ー个稳定的值，并最终恒定在ー个逻辑值上，由此可知本发明的静态噪声容限不会随着PUF电路端ロ的增加而减小，可以广泛的应用于多端ロ的!3UF电路中，实现多端ロ PUF电路功能。
权利要求
1.ー种PUF电路单元，其特征在于包括第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一 NMOS管、第十二 NMOS管、第一交叉耦合反相器、第二交叉耦合反相器、第一隔离反相器和第二隔离反相器，所述的第一 NMOS管的栅极和所述的第二 NMOS管的栅极连接，所述的第三NMOS管的栅极和所述的第四NMOS管的栅极连接，所述的第五NMOS管的栅极和所述的第六NMOS管的栅极连接，所述的第七NMOS管的栅极和所述的第八NMOS管的栅极连接，所述的第九NMOS管的栅极和所述的第十NMOS管的栅极连接，所述的第十一 NMOS管的栅极和所述的第十二 NMOS管的栅极连接，所述的第一 NMOS管的源极、所述的第三NMOS管的源极、所述的第一交叉耦合反相器的输入端、所述的第二交叉耦合反相器的输出端和所述的第一隔离反相器的输入端并接，所述的第二 NMOS管的源极、所述的第四NMOS管的源极、所述的第一交叉耦合反相器的输出端、所述的第二交叉耦合反相器的输入端和所述的第二隔离反相器的输入端并接，所述的第五NMOS管的源极、所述的第七NMOS管的源极、所述的第九NMOS管的源极、所述的第十一NMOS管的源极和所述的第一隔离反相器的输出端并接，所述的第六NMOS管的源极、所述的第八NMOS管的源极、所述的第十NMOS管的源极、所述的第 十二 NMOS管的源极和所述的第二隔离反相器的输出端并接。
2.根据权利要求I所述的ー种PUF电路单元，其特征在于所述的第一隔离反相器 由第一 PMOS管和第十三NMOS管组成，所述的第一 PMOS管的漏极连接电源端，所述的第十三NMOS管的源极连接接地端，所述的第一 PMOS管的源极和所述的第十三NMOS管的漏极并接且其公共连接端为所述的第一隔离反相器的输出端，所述的第一 PMOS管的栅极和所述的第十三NMOS管的栅极并接且其公共连接端为所述的第一隔离反相器的输入端，所述的第二隔离反相器的电路结构与所述的第一隔离反相器的电路结构相同。
3.根据权利要求I所述的ー种PUF电路单元，其特征在于所述的第一隔离反相器由第十四NMOS管组成，所述的第十四NMOS管为隔离型的NMOS管，所述的第十四NMOS管的栅极为所述的第一隔离反相器的输入端，所述的第十四NMOS管的漏极为所述的第一隔离反相器的输出端，所述的第十四NMOS管的源极接地，所述的第二隔离反相器的电路结构与所述的第一隔离反相器的电路结构相同。
全文摘要
本发明公开了一种PUF电路单元，包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第一交叉耦合反相器、第二交叉耦合反相器、第一隔离反相器和第二隔离反相器；优点是当第一隔离反相器和第二隔离反相器放电时，不会影响第一隔离反相器的输入端的电位和第二隔离反相器的输入端的电位，即不会对第一交叉耦合反相器和第二交叉耦合反相器的制造工艺偏差导致的不同驱动能力造成影响，提高了PUF电路单元的静态噪声容限和稳定性。
文档编号H03K19/094GK102710251SQ201210174319
公开日2012年10月3日 申请日期2012年5月28日 优先权日2012年5月28日
发明者张学龙, 张跃军, 汪鹏君 申请人:宁波大学