专利名称：一种冗余控制的全差分数模转换器的利记博彩app
技术领域：
本发明涉及ー种冗余控制的全差分数模转换器。
背景技术：
DAC(数模转换器)在芯片中完成数字输入到模拟输出的转换。在普通的DAC里，由于単位元器件(例如电流源，电阻，电容等)在生产过程中的差异，造成了 DAC输入的数字码和输出的模拟信号之间的非线性。为了减小単位元器件之间的差异，通常需要通过增大元器件面积的形式来实现。但是在集成电路不断向高集成度发展的今天，使用过大的元器件面积往往不是很现实。为了解决上述问题，最近几年出现了一种DEM(Dynamic ElementMatching)的技木。这种技木通过随机地选取単位元器件来产生输出信号，从而使単位元器件不匹配所引起的误差转换成白噪声。这种技术总体来说是利用数字的逻辑控制，来实现消除模拟器件之间的不匹配。由于集成电路エ艺尺寸越来越小，作为DEM的数字模块将占用越来越小的面积。而通过DEM技术，降低了对DAC中模拟模块之间匹配度的要求，也同样可以在不影响输出精度的情况下缩小模拟模块的面积。从而实现芯片的高集成度。但现在存在的DEM DAC电路，为了使元器件失配造成的误差转化为随机噪声，加入了部分冗余，但这部分冗余是的DAC的正负两端输出电平不对称，无法实现全差分输出。这样不仅使DAC的输出幅度减半，而且使电路容易受到共模噪声的干扰。
发明内容
本发明的目的在于提供一种结构合理，使DAC在消除失培误差的基础上得到全差分输出信号的冗余控制的全差分数模转换器。本发明的技术解决方案是—种冗余控制的全差分数模转换器，其特征是包括多级逻辑控制模块，多级逻辑控制模块的最后一级控制模块将信号输出给输出控制模块，输出控制模块向电流舵结构的数模转换器输出信号，控制电流舵结构的数模转换器向正输出端输出电流或者向负输出端输出电流。逻辑控制模块包括向两个下一级逻辑控制模块输出信号的第一类逻辑控制模块、同时向ニ个下ー级逻辑控制模块或ニ个下ー级电流舵结构的数模转换器输出信号的第二类逻辑控制模块及向三个下ー级电流舵结构的数模转换器输出信号的第三类逻辑控制模块。第一类逻辑控制模块包括一个接收输入控制端信号Xka [n]和一个控制信号1+Sk,iW的加法器，加法器与一个向下一级输出信号的乘法器连接，当输入控制端信号为偶数时，控制信号的SkJn]随机地取I或者-1，而当输入控制端信号为奇数时，控制信号的Sk,Jn]取0，这样得到的输出作为下ー级的输入；第二类逻辑控制模块包括ニ个并联的加法器，ニ个加法器分别与ー个向下一级输出信号的乘法器连接，ニ个加法器均同时接收ー个接收输入控制端信号Xk, Jn]和一个控制信号Su [n]，当输入控制端信号为奇数时，控制信号Sk, Jn]随机地取I或者-1，而当控制端信号为偶数时，控制信号Sk,Jn]取O，这样得到的输出作为下ー级的输入；第三类辑控制模块包括ニ个并联的加法器，ニ个加法器分别与ー个乘法器连接，ニ个加法器均同时接收一个接收输入控制端信号Xl,Jn]和一个控制信号S1, Jn]，当输入控制端信号为奇数时，控制信号S1Jn]随机地取I或者-1，而当控制端信号为偶数时，控制信号Su[n]取O，ニ个乘法器向多路选择器输入信号yl、y3，多路选择器另有一个恒为I的输入信号y2,多路选择器还接收ニ个控制信号bl、b2的输入,多路选择器输出三路信号zl、z2、z3，其中控制信号Id1和b2的值是通过ー个状态机在00、01和10三个状态间循环。本发明结构合理，使DAC在消除适配误差的基础上得到全差分的输出信号。另外，本发明的冗余控制电路，配合数字逻辑控制，可以有效地消除输出信号毛刺，使得DAC可以应用在闻频。本发明的创新点主要体现在以下几个方面I)在不改变控制电路主架构的情况下，可以通过改变逻辑控制，使电路工作在消除失配模式或者消除毛刺模式。2)在消除失配模式下，不仅能有效地消除器件失配带来的误差，通过额外増加了输出电流源的冗余度，可以实现了全差分输出。3)在消除毛刺模式下，利用控制模块加入的额外的冗余度，可以使输入信号变化吋，输出控制逻辑的开关变化数目最小化，从而实现消除毛刺的功能。
下面结合附图和实施例对本发明作进ー步说明。图I是本发明一个实施例的数字逻辑控制原理图。图2是第一类逻辑控制模块的结构示意图。图3是第二类逻辑控制模块的结构示意图。图4是第三类逻辑控制模块的结构示意图。图5是受c (I) c (24)控制的电流舵DAC结构示意图。
具体实施例方式下面以ー个Sbit的DAC为例，结合电路的原理图对本次发明提出的工作在默认模式，即消除失配模式下的高速、全差分、高线性度的DAC技术做ー个详细的叙述。本发明的数字控制逻辑原理I所示；图中，も,，是逻辑控制模块，具体结构和功能下面将做详细的说明。c(l) c(24)是输出控制模块，他们通过输出I或者0，控制电流舵DAC向正输出端输出电流或者向负输出端输出电流(电流舵DAC的结构及功能详见图5)。其中，c (I) c (3)控制的电流舵权重为I, c (4) c (6)控制的电流舵权重为2, c (7) c (9)控制的电流舵权重为4，C(IO) c (12)控制的电流舵权重为8，c (13) c(15)控制的电流舵权重为16，c (16) c (24)控制的电流舵权重为32。逻辑控制模块按照结构和功能可以分为以下三类其中，逻辑控制模块S8,p S7a, S6,p S5,p S4a采用图2中的逻辑结构来实现。当输入控制端信号为偶数吋，图2中的SkJn]随机地取I或者-1，而当控制端信号为奇数吋，图2中的Ska[n]取O。这样得到的输出作为下ー级的输入。
逻辑控制模块S3,p S2,p S2,2、S1^S1,8、Sli9采用图3中的逻辑结构来实现。当输入控制端信号为奇数时，图中的Sk, Jn]随机地取I或者-1，而当控制端信号为偶数时，下图中的Sk,Jn]取O。这样得到的输出作为下ー级的输入。最后，逻辑控制模块S1,p Slj2, S1,3、Slj4, S1,5、Sw采用了图4中所示的结构。和图3中的结构比较类似，当输入控制端信号为奇数吋，图中的S1Jn]随机地取I或者-1，而当控制端信号为偶数吋，图4中的S1Jn]取O。和图3中结构不同的是，图4中的结构有3个输出端Zp z2、Z3O在这三个输出中,有ー个输出恒为“1”，这个恒定的输出通过控制电流舵DAC，使相应的电流流向DAC的正向输出端，以弥补DEM算法中造成的正负端输出不对称，从而实现全差分输出。图中的Y1和y3的2个由输入信号Xl,r[n]和控制信号Sub]共同决定，而为“I”。y:、y2、通过MUX与Zp z2、Z3相连。具体的连接方式受Id1和b2控制。具体的控制逻辑如下表I所示。其中bi和b2的值是通过ー个状态机在00、01和10三个状态间循环。表Iみ、z2、Z3与y2> y3的连接关系
权利要求
1.一种冗余控制的全差分数模转换器，其特征是包括多级逻辑控制模块，多级逻辑控制模块的最后一级控制模块将信号输出给输出控制模块，输出控制模块向电流舵结构的数模转换器输出信号，控制电流舵结构的数模转换器向正输出端输出电流或者向负输出端输出电流。
2.根据权利要求I所述的冗余控制的全差分数模转换器，其特征是逻辑控制模块包括向两个下一级逻辑控制模块输出信号的第一类逻辑控制模块、同时向ニ个下ー级逻辑控制模块或ニ个下ー级电流舵结构的数模转换器输出信号的第二类逻辑控制模块及向三个下一级电流舵结构的数模转换器输出信号的第三类逻辑控制模块。
3.根据权利要求2所述的冗余控制的全差分数模转换器，其特征是第一类逻辑控制模块包括一个接收输入控制端信号Xu [n]和一个控制信号1+Ska[n]的加法器,加法器与一个向下一级输出信号的乘法器连接，当输入控制端信号为偶数时，控制信号的Sk l [n]随机地取I或者-1，而当输入控制端信号为奇数时，控制信号的Sk,Jn]取O，这样得到的输出作为下ー级的输入；第二类逻辑控制模块包括ニ个并联的加法器，ニ个加法器分别与ー个向下一级输出信号的乘法器连接，ニ个加法器均同时接收一个接收输入控制端信号xk, r [n]和一个控制信号Su[n]，当输入控制端信号为奇数时，控制信号Sk, Jn]随机地取I或者-1，而当控制端信号为偶数时，控制信号SkJn]取O，这样得到的输出作为下ー级的输入；第三类辑控制模块包括ニ个并联的加法器，ニ个加法器分别与ー个乘法器连接，ニ个加法器均同时接收一个接收输入控制端信号X1Jn]和一个控制信号S1Jn]，当输入控制端信号为奇数时，控制信号Su[n]随机地取I或者-1，而当控制端信号为偶数时，控制信号S1Jn]取O，ニ个乘法器向多路选择器输入信号yl、y3，多路选择器另有ー个恒为I的输入信号y2，多路选择器还接收ニ个控制信号bl、b2的输入，多路选择器输出三路信号zl、z2、z3，其中控制信号ん和b2的值是通过ー个状态机在00、01和10三个状态间循环。
全文摘要
本发明公开了一种冗余控制的全差分数模转换器，包括多级逻辑控制模块，多级逻辑控制模块的最后一级控制模块将信号输出给输出控制模块，输出控制模块向电流舵结构的数模转换器输出信号，控制电流舵结构的数模转换器向正输出端输出电流或者向负输出端输出电流。本发明结构合理，使DAC在消除适配误差的基础上得到全差分的输出信号。另外，本发明的冗余控制电路，配合数字逻辑控制，可以有效地消除输出信号毛刺，使得DAC可以应用在高频。
文档编号H03M1/66GK102624395SQ201210104050
公开日2012年8月1日 申请日期2012年4月9日 优先权日2012年4月9日
发明者毛毳 申请人:南通博昊微电子有限公司