专利名称：低噪声四模分频器的利记博彩app
技术领域：
本实用新型涉及一种整数分频电路设计，尤其涉及一种可满足任意分频并达到50%占空比的低噪声四模分频器。
背景技术：
在串并转换电路中的频率综合器需要整数分频电路，并需要50%占空比。为实现这种高要求，传统方式米用的是Pusle-Swallow电路(United States Patent 4264863),但这种结构复杂并且无法实现低分频数。为更好地适用于各种串并转换电路，实现分频数目相对较低的分频电路，十分有必要提出一种简单而实用的新型分频装置。
发明内容鉴于上述现有技术存在的缺陷，本实用新型的目的是提出一种低噪声四模分频器，以满足在保持50%占空比的条件下任意分频的应用需求。本实用新型目的的一种实现方案为低噪声四模分频器，基于单模任意数分频器构成，其特征在于任意数分频器由顺次相连的多个主从触发器构成，所述主从触发器的数量与最大分频数N相对应，N为奇数时主从触发器的数量为(N+1) /2，N为偶数时主从触发器的数量为N/2，奇数分频器中，最后两个主从触发器的输出Q逻辑或非后与第一个主从触发器的输入D相连，且第一个主从触发器的输出Q与第二个主从触发器的输出L逻辑与作为输出；偶数分频器中，最后一个主从触发器的输出Q与第一个主从触发器的输入D相连,且任意主从触发器的输出Q作为输出；所述四模分频器中，每一模分频器具有一个对应自身分频数控制分频的逻辑输入，且各模分频器的逻辑输入中仅有一个为高电平。进一步地，所述主从触发器包含第一类主从触发器和第二类主从触发器，所述第一类主从触发器中主触发器的时钟输入C与从触发器的时钟输入C逻辑非相连，且主触发器的输出L与从触发器的输入M相连；所述第二类主从触发器基于第一类主从触发器且主
触发器的输出￡单独引出。更进一步地，任意一模分频器为奇数分频器时，四模分频器包含一个第二类主从触发器，且所述第二类主从触发器排序为第二个主从触发器。本实用新型目的的另一种实现方案为一种低噪声四模分频器，基于已有的四模分频器构成，其特征在于包括前置二分频器、原四模分频器及同步触发器，其中所述前置二分频器的输出Q连接原四模分频器的
输入，且输出G回接至自身输入D ;所述原四模分频器的输出连至同步触发器的输入D，所
述前置二分频器的时钟输入C经一级反相器后与同步触发器的时钟输入C相连。本实用新型技术方案的应用，能够利用低成本且较为简单的电路满足各种分频，并达到50%占空比的要求，且切实消除了抖动积累，为串并转换电路的正常运行提供了有效的解决方案。
图1是占空比为三分之一和50%的3分频器的电路示意图；图2是占空比为50%的5分频器的电路不意图；图3是占空比为50%的6分频器的电路示意图；图4是占空比为50%的7分频器的电路不意图；图5是本实用新型四模5-6-7-8分频器的电路示意图；图6是本实用新型第一类主从触发器的结构示意图；图7是本实用新型第二类主从触发器的结构示意图；图8是本实用新型四模10-12-14-16分频器的电路结构示意图。
具体实施方式
以下便结合实施例附图，对本实用新型的具体实施方式
作进一步的详述，以使本实用新型技术方案更易于理解、掌握。本实用新型顺应整数分频的需求，创新提出了一种低噪声四模分频器，基于单模任意分频器构成，该四模分频器特别之处为包括顺次相连的多个主从触发器，该主从触发器的数量与各模分频器中最大的分频数N相对应，N为奇数时主从触发器的数量为(N+1)/2，N为偶数时主从触发器的数量为N/2。奇数分频器中，最后两个主从触发器的输出Q逻辑或非后与第一个主从触发器的输入D相连，且第一个主从触发器的输出Q与第二个主从触发器的输出L逻辑与作为输出。而偶数分频器中，最后一个主从触发器的输出Q与第一个主从触发器的输入D相连,且任意主从触发器的输出Q都可以作为输出。对于四模分频器，其中每一模分频器具有一个对应自身分频数控制分频的逻辑输入，且各模分频器的逻辑输入中仅有一个为高电平。上述技术方案进一步细化来看，该主从触发器包含第一类主从触发器和第二类主从触发器。如图6所示，该第一类主从触发器中主触发器的时钟输入C与从触发器的时钟输入C逻辑非相连，且主触发器的输出L与从触发器的输入M相连；如图7所示，该第二类
主从触发器基于第一类主从触发器的电路结构，且主触发器的输出￡单独引出。任意一模
分频器为奇数分频数时，四模分频器包含一个第二类主从触发器，且第二类主从触发器排序为第二个主从触发器。从本实用新型四模分频器的原理分析。如图I所示，以3分频器为例阐述如何设计50%占空比的电路。根据时序图可以列出真值表，其中输出Z为1/3占空比，V为50%占空比，L和Q分别代表主从触发器的输出。根据时钟分别为低和高列出真值表，可以计算出L和Q的连接关系以及Z和Z’的值。根据得到的公式可以用主从触发器和或非门构成占空比为1/3或者1/2的3分频触发器。以3分频器为基准，对于N分频，需要N/2或(N+1) /2个主从触发器，只需将该些主从触发器顺次相连，第一个主从触发器的输出Q和第二个触发器的输出L逻辑与，并将最后两个主从触发器的输出Q或非后接到第一个主从触发器的输入D。如图2至图4所示，是根据前述原理推导得出的占空比为50%的5分频器、6分频器和7分频器的电路示意图。从图示可以印证任意一模分频器的分频数目为奇数时，四模分频器包含一个第二类主从触发器，且第二类主从触发器排序为第二个主从触发器。在这些基础上推导并设计四模5-6-7-8分频器，其电路示意图如图5所示，且分别具有一个对应自身分频数目控制分频的逻辑输入DIV5 DIV8。关于未在该附图中表达的内容补充说明如下，以各主从触发器从左至右编号1，2，3，4，各主从触发器的输入、输出分
别对应为DpQi或$ it)通过真值表可以计算得知第一个主从触发器的输入Dl和输出DIV
分别为 B1 = BlVb [Q2 + Q,) + DlVfs ^ + DJVl (爲 + Qa) + BIVS Q4BlV = iDIVVj + DIV1) W1 + L2) + (P1V6 + DlVS) ^ ；根据所得到的公式可利用主从触发器和各种或非门构成占空比为50%的四模分频器。其中逻辑输入DIV5 DIV8中只能有一个为高电平。如图8所示，是本实用新型四模分频器进一步扩展得到的一种低噪声四模分频器，各模分频器的分频数量提升至原四模分频器两倍，其还包括前置二分频器及同步触发器。其中前置二分频器的时钟输入C经一级反相器后与同步触发器的时钟输入C相连，用
以消除四模分频器的抖动。该前置二分频器的输出Q连接原四模分频器的输入，且输出i
回接至自身输入D ;而原四模分频器的输出连至同步触发器的输入D。如此一来，输入信号经前置二分频器分频后，再由四模5-6-7-8分频器实现分频，并通过同步触发器消除其中积累的抖动，能行之有效地实现四模10-12-14-16的分频器电路设计。综上所述，本实用新型技术方案的应用，能够利用低成本且较为简单的电路满足
各种分频，并达到50%占空比的要求，且切实消除了抖动积累，为串并转换电路的正常运行提供了有效的解决方案。
权利要求1.低噪声四模分频器，基于单模任意数分频器构成，其特征在于任意数分频器由顺次相连的多个主从触发器构成，所述主从触发器的数量与最大分频数N相对应，N为奇数时主从触发器的数量为(N+1)/2，N为偶数时主从触发器的数量为N/2，奇数分频器中，最后两个主从触发器的输出Q逻辑或非后与第一个主从触发器的输入D相连，且第一个主从触发器的输出Q与第二个主从触发器的输出L逻辑与作为输出；偶数分频器中，最后一个主从触发器的输出Q与第一个主从触发器的输入D相连,且任意主从触发器的输出Q作为输出；所述四模分频器中，每一模分频器具有一个对应自身分频数控制分频的逻辑输入，且各模分频器的逻辑输入中仅有一个为高电平。
2.如权利要求I所述的低噪声四模分频器，其特征在于所述主从触发器包含第一类主从触发器和第二类主从触发器，所述第一类主从触发器中主触发器的时钟输入C与从触发器的时钟输入C逻辑非相连，且主触发器的输出L与从触发器的输入M相连；所述第二类主从触发器基于第一类主从触发器且主触发器的输出单独引出。
3.如权利要求2所述的低噪声四模分频器，其特征在于任意一模分频器为奇数分频器时，四模分频器包含一个第二类主从触发器，且所述第二类主从触发器排序为第二个主从触发器。
4.一种低噪声四模分频器，基于权利要求I所述的四模分频器构成，其特征在于包括前置二分频器、原四模分频器及同步触发器，其中所述前置二分频器的输出Q连接原四模分频器的输入，且输出^回接至自身输入D ;所述原四模分频器的输出连至同步触发器的输A D，所述前置二分频器的时钟输入C经一级反相器后与同步触发器的时钟输入C相连。
专利摘要本实用新型揭示了一种低噪声四模分频器，基于由多个主从触发器顺次相连而成的单模任意数分频器构成，奇数分频器中，最后两个主从触发器的输出Q逻辑或非后与第一个主从触发器的输入D相连，且第一个主从触发器的输出Q与第二个主从触发器的输出L逻辑与作为输出；偶数分频器中，最后一个主从触发器的输出Q与第一个主从触发器的输入D相连，且任意主从触发器的输出Q作为输出；所述四模分频器中，每一模分频器具有一个逻辑输入，且各模分频器的逻辑输入中仅有一个为高电平。本实用新型技术方案的应用，能够利用低成本、简单的电路满足各种分频，并达到50%占空比的要求，且切实消除了抖动积累，为串并转换电路的正常运行提供了有效的解决方案。
文档编号H03K21/10GK202406098SQ20112047398
公开日2012年8月29日 申请日期2011年11月24日 优先权日2011年11月24日
发明者何德军, 刘扬, 周之栩, 应峰, 牟陟 申请人:苏州思瑞浦微电子科技有限公司