专利名称：一种防毛刺时钟选择器的时序优化电路的利记博彩app
技术领域：
本实用新型涉及数字集成电路领域中用于ASIC芯片的时钟切换电路，尤其涉及一种防毛刺时钟选择器的时序优化电路，相较于传统的防毛刺时钟选择器切换电路，具有时钟信号的上升、下降时间更加对称的特点。
背景技术：
随着SoC和ASIC技术的高速发展，设计的复杂度和集成度也大幅增长。在同一系统用到多个时钟源的需求变得非常的普遍，时钟源之间的动态切换功能越来越常见，因此具有防毛刺功能的时钟切换电路就大量出现在系统中。图1所示为此种传统防毛刺时钟选择器电路，其基本结构为输入端A、B为两路输入时钟，S端为时钟选择控制端，Resetn端为时钟选择器的复位端，输出端Y为时钟选择器的输出时钟。前面的与门和两级寄存器构成了时钟选择器的选择电路，后面的两级门电路构成了两路时钟的选择和门控电路。其基本原理为当时钟从一路切换到另一路的时钟，选择信号要经过时钟信号的两级同步，这样就有效消除了时钟切换时的毛刺。
发明内容本实用新型的目的是针对传统的防毛刺时钟选择器进行结构上的优化，提供一种防毛刺时钟选择器的时序优化电路，其技术方案是一种防毛刺时钟选择器的时序优化电路，防毛刺时钟选择器设有两路时钟信号输入端、时钟选择信号控制端、复位信号端、一个非门以及第一、第二两个与门，第一与门后续连接第一、第二两级寄存器，第二与门后续连接第三、第四两级寄存器，其中，第二寄存器的输出与一路输入时钟作为第三与门的输入端，第四寄存器的输出与另一路输入时钟作为第四与门的输入端，第三与门和第四与门的输出端作为一或门的输入端，或门的输出端为防毛刺时钟选择器的输出时钟，其特征在于 用第一、第二、第三3个与非门分别替换第三与门、第四与门及或门，电路连接如下一路输入时钟分别连接第一、第二寄存器的时钟输入端及第一与非门的一个输入端，第一寄存器的输出端与第二寄存器的数据输入端相连，第二寄存器的输出端连接第一与非门的另一个输入端；另一路输入时钟分别连接第三、第四寄存器的时钟输入端及第二与非门的一个输入端，第三寄存器的输出端与第四寄存器的数据输入端相连，第四寄存器的输出端连接第二与非门的另一个输入端；时钟选择信号连接非门输入端，非门输出端连接第一与门的一个输入端，第一与门的另一个输入端连接第四寄存器的输出非端，第一与门的输出端连接第一寄存器的数据输入端；时钟选择信号还连接第二与非门的一个输入端，第二与非门的另一个输入端连接第二寄存器的输出非端；复位信号分别连接第一、第二、第三、第四寄存器的复位清零端；第一、第二与非门的输出作为第三与非门的输入端，第三与非门的输出端为防毛刺时钟选择器的输出时钟。本实用新型的优点及显著效果本实用新型通过对传统防毛刺时钟切换电路结构上的修改，实现使时钟信号的上升下降时间更加对称的优化，在需要时钟上升沿和下降沿
3同时采样的系统中，能够有效提高系统频率。本实用新型只是针对传统防毛刺时钟选择器后面的两路时钟的选择和门控电路结构进行了修改替换，将两个与门作为后级或门输入的结构改为两个与非门作为后级与非门输入的结构。根据数字逻辑的基本原理，改进前后逻辑关系没有变化。
图1是传统防毛刺时钟选择器电路结构图；图2是本实用新型防毛刺时钟选择器电路结构图；图3是改进前传统最后两级门电路结构；图4是本实用新型改进后的最后两级门电路结构；图5是同时存在正负沿采样的寄存器连接示意图。
具体实施方式
本实用新型改进后的电路结构如图2所示，输入时钟A连在寄存器1、2的时钟输入端(CK端)，寄存器1的输出端Q与寄存器2的数据输入端D相连，时钟信号选择S经过非门与寄存器2的输出非端q相与，连到寄存器1的数据输入端D。输入时钟B连在寄存器 3、4的时钟输入端(CK端)，寄存器3的输出端Q与寄存器4的数据输入端D相连，时钟信号选择S与寄存器4的输出非端ζ相与，连到寄存器3的数据输入端D。输入时钟A与寄存器2的输出端Q做与非操作，构成信号J，输入时钟B与寄存器4的输出端Q端做与非操作， 构成信号K。J、K再经过一个与非门得到输出时钟Y。复位信号Resetn连到寄存器1、2、3、 4的复位端(CLR端)。因为门电路的上升时间和下降时间都是有差距的，在改进前的传统结构中，通过两级门电路都为正逻辑，其两级门电路前后都为相同的逻辑。如图3所示，Al、Bl和C(或 A2、B2和C)的逻辑相同。在改进后的本实用新型结构中，当一路选通时，电路等效于时钟信号经过两级反相器结构，即两级与非门结构前后逻辑相同，两级与非门中间逻辑相反。如图4所示，Al和 C逻辑相同，与Bl逻辑相反(或A2和C逻辑相同，与B2逻辑相反)，这样从Al端到C端 (或从A2端到C端)的上升时间和下降时间都为一个与非门的上升时间和下降时间之和， 能很好的保证时钟信号的上升时间和下降时间匹配。在有些需要时钟上升沿采样和时钟下降沿采样同时出现的系统中，时钟信号的上升时间和下降时间不匹配会可能成为速度的瓶颈。如图5，寄存器1和寄存器3为时钟上升沿采样寄存器，寄存器2为时钟下降沿采样寄存器。A、C两点采样时时钟信号相差一个周期，B点采样时与A、C两点相差半个周期，当时钟上升下降时间不匹配的时候，会造成B点到C点的延时裕量变小，限制系统速度。所以本实用新型在同时用到时钟上升沿采样和下降沿采样的系统，能提高系统工作频率。
权利要求1. 一种防毛刺时钟选择器的时序优化电路，防毛刺时钟选择器设有两路时钟信号输入端、时钟选择信号控制端、复位信号端、一个非门以及第一、第二两个与门，第一与门后续连接第一、第二两级寄存器，第二与门后续连接第三、第四两级寄存器，其中，第二寄存器的输出与一路输入时钟作为第三与门的输入端，第四寄存器的输出与另一路输入时钟作为第四与门的输入端，第三与门和第四与门的输出端作为一或门的输入端，或门的输出端为防毛刺时钟选择器的输出时钟，其特征在于用第一、第二、第三3个与非门分别替换第三与门、 第四与门及或门，电路连接如下一路输入时钟分别连接第一、第二寄存器的时钟输入端及第一与非门的一个输入端， 第一寄存器的输出端与第二寄存器的数据输入端相连，第二寄存器的输出端连接第一与非门的另一个输入端；另一路输入时钟分别连接第三、第四寄存器的时钟输入端及第二与非门的一个输入端，第三寄存器的输出端与第四寄存器的数据输入端相连，第四寄存器的输出端连接第二与非门的另一个输入端；时钟选择信号连接非门输入端，非门输出端连接第一与门的一个输入端，第一与门的另一个输入端连接第四寄存器的输出非端，第一与门的输出端连接第一寄存器的数据输入端；时钟选择信号还连接第二与非门的一个输入端，第二与非门的另一个输入端连接第二寄存器的输出非端；复位信号分别连接第一、第二、第三、第四寄存器的复位清零端；第一、第二与非门的输出作为第三与非门的输入端，第三与非门的输出端为防毛刺时钟选择器的输出时钟。
专利摘要一种防毛刺时钟选择器的时序优化电路，防毛刺时钟选择器设有两路时钟信号输入端、时钟选择信号控制端、复位信号端、一个非门以及第一、第二两个与门，第一与门后续连接第一、第二两级寄存器，第二与门后续连接第三、第四两级寄存器，其中，第二寄存器的输出与一路输入时钟作为第三与门的输入端，第四寄存器的输出与另一路输入时钟作为第四与门的输入端，第三与门和第四与门的输出端作为一或门的输入端，或门的输出端为防毛刺时钟选择器的输出时钟，其特征在于用第一、第二、第三3个与非门分别替换第三与门、第四与门及或门。
文档编号H03K5/00GK202076997SQ20112008457
公开日2011年12月14日 申请日期2011年3月28日 优先权日2011年3月28日
发明者刘新宁, 孙华芳, 杨军, 王学香, 王镇, 赵梦南 申请人:东南大学