专利名称：具有使用累加器和相位-数字转换器的两点调制的数字锁相环的利记博彩app
技术领域：
本发明一般来说涉及电子设备，且更具体来说涉及具有两点调制的数字锁相环 (DPLL)。
背景技术：
DPLL是通常用以调整振荡器的频率和/或相位的一种电路。在一个常见应用中， DPLL可用以将振荡器的频率和/或相位锁定于具有精确频率的参考信号。在另一应用中，DPLL可用以利用调制信号来调制振荡器的频率和/或相位。如果调制信号的带宽比DPLL的闭环带宽小得多，那么可将调制信号应用于DPLL内环路滤波器的前面。然而，如果调制信号的带宽比闭环带宽要宽，那么可执行两点调制。对于两点调制而言，调制信号可应用于DPLL中的两条调制路径——用于窄带调制的一个调制路径以及用于宽带调制的另一调制路径。两点调制可用以有效地增加DPLL的带宽，以使得可利用宽带调制信号对振荡器进行调频，同时对DPLL的正常操作的干扰最小。
发明内容
本文描述支持两点调制的DPLL。在一个设计中，DPLL包括相位-数字转换器(PDC) 和在环路中操作的环路滤波器、用于低通调制路径的第一处理单元，以及用于高通调制路径的第二处理单元。低通调制路径支持振荡器的频率和/或相位的窄带调制。高通调制路径支持振荡器的频率和/或相位的宽带调制。第一处理单元接收输入调制信号，并向环路内部在相位-数字转换器后面且在环路滤波器前面的第一点提供第一调制信号。第二处理单元接收输入调制信号，并向环路内部在环路滤波器后面的第二点提供第二调制信号。在一个设计中，第一处理单元包括累加器，第二处理单元包括缩放单元，且DPLL 进一步包括第一加法器、第二加法器以及分隔器。累加器累加输入调制信号以将频率转换为相位，并提供第一调制信号。缩放单元以可变增益缩放输入调制信号，以获得第二调制信号。相位-数字转换器确定反馈信号与参考信号之间的相位差，并提供相位差信号。第一加法器使得相位差信号与第一调制信号相加，并提供相位误差信号。环路滤波器对相位误差信号进行滤波，并提供经滤波的相位误差信号。第二加法器使得经滤波的相位误差信号与第二调制信号相加，并提供用于振荡器的控制信号。分隔器在频率上从振荡器分隔经调制的信号，并提供反馈信号。第二处理单元可进一步包括自适应延迟单元，其使得输入调制信号延迟可变延迟，以匹配低通调制路径和高通调制路径的延迟。下文更详细地描述本发明的各种方面和特征。
图1展示具有两点调制的DPLL的框图。图2和图3展示具有使用累加器和相位-数字转换器的两点调制的DPLL的两个设计的框图。图4展示相位-数字转换器的框图。图5展示自适应缩放单元的框图。图6展示自适应延迟单元的框图。图7展示两点调制所用DPLL的操作过程。图8展示无线通信装置的框图。
具体实施例方式本文中使用词语“示范性”来表示“充当实例、例子或例证”。本文中描述为“示范性”的任何设计不一定被理解为优选或优于其它设计。图1展示具有两点调制的DPLL 100的模型的框图。两点调制通常也称作双端口调制。在DPLL 100内，为用于低通调制路径的第一处理单元110和用于高通调制路径的第二处理单元120两者提供输入调制信号fm(t)。第一处理单元110累加输入调制信号，可能会使得输入调制信号延迟适量时间，并提供第一调制信号fml(t)，其为调相信号。第二处理单元120以可变增益缩放输入调制信号，可能会使得输入调制信号延迟适量时间，并提供第二调制信号fm2(t)。加法器142从第一调制信号中减去反馈信号，并提供相位误差信号。环路滤波器150对相位误差信号进行滤波，并提供经滤波的相位误差信号。环路滤波器150设置 DPLL100的环动力，并确定闭环带宽、DPLL 100的采集时间和采集范围、相位噪声性能等。 加法器152使得经滤波的相位误差信号与第二调制信号相加，并提供用于振荡器160的控制信号。所述控制信号调整振荡器160的频率，以使得振荡器的相位遵循此调制的相位。振荡器160提供经调制的信号m(t)，其已利用输入调制信号调制其频率。分隔器170在频率上分隔经调制的信号，并向加法器142提供反馈信号。如图1中所示，用于低通调制路径的调制点可能位于在环路滤波器150前面的加法器142的输入处。用于高通调制路径的调制点可能位于在环路滤波器150后面的加法器 152的输入处。输入调制信号的带宽可由使用了 DPLL 100的应用确定，且可能比该DPLL的闭环带宽要宽。低通调制路径的带宽由环路滤波器150确定，且可能相对较窄(例如，低于 IOOKHz)，以便实现所要的噪声滤波和环动力。通过经由单独的高通调制路径和低通调制路径应用输入调制信号，DPLL 100可利用与DPLL的闭环带宽相比较宽的信号带宽来调制振荡器160。振荡器160可为数字控制振荡器(DCO)、电压控制振荡器(VCO)、电流控制振荡器 (ICO)、数值控制振荡器(NCO)，或其频率可由控制信号调整的某种其它类型的振荡器。振荡器160可在f。s。的标称频率下操作，其可由使用了 DPLL 100的应用确定。举例来说，DPLL 100可用于无线通信装置，且f。s。可为数百兆赫(MHz)或几千兆赫(GHz)。图1展示具有两点调制的DPLL的模型。可利用多个设计实施图1中的DPLL。图2展示具有使用了累加器和相位-数字转换器(PDC)的两点调制的DPLL 200的设计的框图。在DPLL 200内，为用于低通调制路径的第一处理单元210和用于高通调制路径的第二处理单元220两者提供输入调制信号4(0。在第一处理单元210内，累加器212 累加将频率转换为相位的输入调制信号，并提供第一调制信号fml(t)，其为调相信号。在第二处理单元220内，自适应缩放单元224以可变增益g(t)缩放输入调制信号，并提供第二调制信号fm2(t)，其为调频信号。 相位-数字转换器240将反馈信号ffb (t)的相位与参考信号fMf的相位作比较，并提供相位差信号Pd (t)。所述参考信号可能具有固定且精确的频率，并也可称作参考时钟。 加法器242使得相位差信号与第一调制信号相加，并提供相位误差信号Pe (t)。环路滤波器 250对相位误差信号进行滤波，并提供经滤波的相位误差信号。加法器252使得经滤波的相位误差信号与第二调制信号相加，并提供用于DCO 260的控制信号。多模分隔器270从 DCO 260接收经调制的信号m(t)，在频率上用分频因子除经调制的信号，并提供反馈信号。 所述分频因子可由DCO 260的振荡频率f。s。和参考信号的频率fMf确定。所述参考信号可基于晶体振荡器(XO)、电压控制晶体振荡器(VCXO)、温度补偿晶体振荡器(TCXO)或具有精确频率的某种其它类型的振荡器产生。参考信号的频率可能比 DCO 260的频率要低得多。举例来说，fref可能是数十MHz，而f。s。可能是几GHz。两点调制的性能取决于应用于每一调制路径的适当增益和延迟。自适应缩放单元 224可自适应地基于输入调制信号和相位误差信号而改变高通调制路径的增益g(t)，以匹配低通调制路径的增益，如下所述。自适应延迟单元可包括在一个调制路径中——通常在延迟较短的调制路径中。自适应延迟单元可改变其调制路径的延迟，以匹配另一调制路径的延迟。图3展示具有使用了累加器和相位-数字转换器的两点调制且具有自适应的延迟匹配的DPLL 202的设计的框图。DPLL 202包括图2中DPLL 200中的所有电路块，除了图 2中高通调制路径所用的第二处理单元220以外，其在图3中被替换为第二处理单元222。 在第二处理单元222内，自适应缩放单元2M可变增益g(t)缩放输入调制信号，并提供经缩放的调制信号。自适应延迟单元2 使得经缩放的调制信号延迟可变延迟τ (t)，并提供第二调制信号fm2(t)。自适应缩放单元2 可自适应地基于输入调制信号和相位误差信号而改变高通调制路径的增益g(t)，如下所述。自适应延迟单元2 可自适应地基于经缩放的调制信号和相位误差信号而改变高通调制路径的延迟τ (t)，也如下所述。自适应延迟单元2 可放置在自适应缩放单元2M后面(如图3中所示)或自适应缩放单元2M前面(未显示在图 3中)。在图3所示的设计中，自适应延迟单元2 用于高通调制路径中。在另一设计中， 可删除自适应延迟单元226，且第一处理单元210中可包含一个自适应延迟单元用于低通调制路径(例如，插入到累加器212后面)。在图3所示的设计中，可分别由自适应缩放单元2 和自适应延迟单元226获得用于高通调制路径和低通调制路径的增益和延迟匹配。增益和延迟匹配可使得一旦 DPLL202锁定，在环路滤波器250的输入处便消除经由高通调制路径和低通调制路径的两点调制的影响。随后DPLL 202可如同低通调制和高通调制没有应用一样来操作。图2和图3展示具有使用了累加器和相位-数字转换器的两点调制的DPLL的两个示范性设计。在图2和图3所示的DPLL设计中，低通调制路径添加到环路内的前馈路径中。这可能会提供一定的优势。具体而言，通过将低通调制路径添加入前馈路径中处于相位-数字转换器后面，可避免对反馈路径(从DCO沈0，穿过分隔器270，到相位-数字转换器M0)的干扰。使用相位-数字转换器MO (而不是时间-数字转换器)可能会导致相位-数字转换器MO中的增益误差。在没有两点调制的情况下，相位-数字转换器MO的增益会变成环路增益的一部分，且PLL环路操作不需要校准。在具有两点调制的情况下，由于第一调制信号与第二调制信号之间的相对增益将受到相位-数字转换器240的增益的影响，因此可执行此增益的校准。也可利用其它设计实施具有两点调制的DPLL。举例来说，具有两点调制的DPLL 可包括从分隔器接收输出信号并提供反馈信号的时间-数字转换器(TDC)。随后可(i)经由Δ-Σ调制器向环路外的分隔器或(ii)经由累加器向时间-数字转换器后面的加法器添加低通调制路径。在这两种情况下，DPLL中时间-数字转换器的使用可能会提供一定的弊端。具体而言，所述时间-数字转换器中的增益误差可能会导致经调制的信号中的尖刺。 所述时间-数字转换器可能需要精确的增益校准(例如，为实现的增益精度)以便降低尖刺和相位噪声。这种高增益精度可能难以实现。因此，图2和图3中的DPLL设计可能比使用了时间-数字转换器的DPLL更具优势。可利用所有或大多数的数字电路实施图2和图3中的DPLL 200和DPLL 202。举例来说，可利用数字电路实施图2和图3中的所有电路块(可能除DCO 260以外)。可在合适的频率fsamp下，基于取样时钟操作所有数字电路块(可能除分隔器270以外)。因此，向数字电路块或由数字电路块提供的信号可由取样率(fsamp)下的一连串样本组成。这些数字电路块可经设计以具有足够的位宽和分辨率。图4展示图2和图3中相位-数字转换器MO的设计的框图。相位-数字转换器240包括早期/晚期信号多路复用器410以及时间-数字转换器440。信号多路复用器 410接收参考信号和反馈信号，提供一个信号作为较早的信号，并提供另一信号作为较晚的信号。时间-数字转换器440确定较早信号与较晚信号之间的相位差，使相位差量化，并提供相位差信号。 在信号多路复用器410内，延迟单元422使得参考信号延迟固定的延迟，并提供经延迟的参考信号。延迟单元4M使得反馈信号延迟同一固定的延迟，并提供经延迟的反馈信号。早期/晚期检测器420确定参考信号是否早于反馈信号，反之亦然。检测器420提供设置为“0”的早期/晚期控制信号(如果参考信号早于反馈信号)，或设置为“1”的早期 /晚期控制信号(如果参考信号晚于反馈信号)。多路复用器似6在两个输入处接收经延迟的参考信号以及经延迟的反馈信号，并基于所述早期/晚期控制信号而提供其中一个信号作为第一多路复用器输出信号。多路复用器4 也在两个输入处接收经延迟的参考信号以及经延迟的反馈信号，并基于所述早期/晚期控制信号而提供其中一个信号作为第二多路复用器输出信号。脉冲产生器430接收第一多路复用器输出信号，并产生具有针对所述第一多路复用器输出信号中每一前缘的脉冲的较早信号。同样地，脉冲产生器432接收第二多路复用器输出信号，并产生具有针对所述第二多路复用器输出信号中每一前缘的脉冲的较晚信号。 时间-数字转换器440包括N个延迟元件44 到44^、N个D触发器44 到4Mn 以及解码器446，其中N= 2B，且B为用于经量化的相位误差的位数。延迟元件44 到442η 串联耦合，其中第一延迟元件44 接收较早的信号。每一延迟元件442提供Tunit的延迟， 且可利用反相器和/或其它类型的逻辑元件实施以获得所要的延迟分辨率。延迟元件44 到442η可提供近似于参考信号的一个周期的总延迟。触发器44 到44 具有其分别耦合到延迟元件44 到442η的输出的D输入，以及其接收较晚信号的时钟输入。每一触发器444对相关延迟元件442的输出进行取样，并向解码器446提供经取样的输出。逻辑高触发器的数量与逻辑低触发器的数量的比表示参考信号与反馈信号之间的相位差。此相位差可具有Tmit/2的分辨率。反相器448接收较晚的信号，并向解码器446提供锁存信号。 解码器446从触发器44 到44 接收N个输出，当由锁存信号触发时将这N个输出转换为B位二进制值，并提供用于相位差信号的B位二进制值。一般而言，相位-数字转换器240可经设计具有任意位数的分辨率。举例来说，B 可能等于8或8以上，这取决于各种因素，例如所要的延迟分辨率、给定集成电路(IC)工艺可用的最小延迟等等。所要的延迟分辨率可能取决于使用了 DPLL的应用、参考信号频率等寸。对于具有两点调制的DPLL来说，自适应增益缩放可经执行以匹配这两条调制路径的增益。对于自适应增益缩放来说，高通调制路径的增益可经自适应地调整以顾及这两条调制路径之间的任何增益差。自适应增益调整可基于各种自适应算法，例如最小均方 (LMS)算法、最小二乘方(LQ算法、最小均方误差(MMSE)算法等等。由西蒙·赫金在标题为“自适应滤波器原理(Adaptive Filter Theory) ”的书中(第三版，Prentice Hall, 1996 年)对这多种自适应的算法进行了描述。为清楚起见，在下文描述基于LMS算法的自适应增益缩放。根据LMS算法，可基于输入调制信号fm(t)和相位误差信号ρε (t)，自适应地确定用于高通调制路径的增益g(t)，如下所述g(t) = g(t-l) + Ag(t)= g(t-l) + Y · fm(t) · pe (t) 等式(1)其中Y为自适应步长，Δ g(t)为针对取样周期t的增益更新值，以及g(t)为针对取样周期t的增益。自适应步长Y确定增益收敛为最终值的速度。较大的自适应步长可能会导致增益g(t)较快收敛到其最终值，但也可能会导致更多的抖动。相反，较小的自适应步长可能会导致收敛较慢，但抖动较少。可基于收敛速度与抖动之间的权衡来选择合适的自适应步长。自适应步长也可以是多种多样的。举例来说，较大的自适应步长可用于采集，而较小的自适应步长可用于收敛后的跟踪。图5展示图2和图3中自适应缩放单元224的设计的框图。自适应缩放单元224 包括增益计算单元510和乘法器520。在增益计算单元510内，乘法器512使得输入调制信号与相位误差信号相乘。乘法器514使得乘法器512的输出缩放自适应步长Y。累加器 516累加乘法器514的输出，并提供增益g(t)。乘法器520使得输入调制信号与所述增益相乘，并提供图2中的第二调制信号或提供图3中的经缩放的调制信号。对于具有两点调制的DPLL来说，自适应延迟匹配可经执行以匹配这两条调制路径的延迟。对于自适应延迟匹配来说，一条调制路径(例如，图3所示设计中的高通调制路径)的延迟可经自适应地调整以顾及这两条调制路径之间的任何延迟差(例如，由DCO 260 的延迟中的波动引起)。可基于例如LMS算法、LS算法、匪SE算法等等多种自适应算法进行自适应的延迟调整。为清楚起见，在下文描述基于LMS算法的自适应延迟调整。
根据LMS算法，可基于经缩放的调制信号fms(t)和相位误差信号仏(0，自适应地确定用于高通调制路径的延迟τ (t)，如下所述τ (t) = τ (t"l) + A τ (t)= τ (t-D + μ · fms (t) · pe(t)等式 O)其中μ为自适应步长，Δ τ (t)为针对取样周期t的延迟更新值，以及τ (t)为针对取样周期t的延迟。较大的自适应步长可能会导致延迟τ (t)较快收敛，而较小的自适应步长可能会导致抖动较少。可基于收敛速度与抖动之间的权衡来选择合适的自适应步长。自适应步长也可能是多种多样的，(例如)以用于采集和跟踪。在计算等式( 中的延迟更新值Δ τ (t)时，为避免乘法，可自适应地更新延迟如下τ (t) = τ (t"l) + y · sign [fms (t) ] .pe(t)，等式(3)其中，sign[fms(t)]是经缩放的调制信号的正负号。自适应步长μ可选为2的方幂。在这种情况下，可通过以下方式获得延迟更新值(i)使得pe(t)移位由自适应步长确定的具体位数，以及(ii)如果fms(t)小于零，则翻转经移位的Ρεα)的正负号。可以取样周期为单位给出延迟τ (t)，且所述延迟τ (t)可分解为整数部分和小数部分。可利用可编程延迟单元获得τ (t)的整数部分，所述可编程延迟单元可提供整数个取样周期的延迟。可利用内插器获得τ (t)的小数部分，所述内插器可提供作为一个取样周期的分数的延迟。对于任何给定的延迟τ来说(其中τ可为正值或负值)，可使得经缩放的调制信号fms(t)延迟τ以获得第二调制信号fm2(t) =fms(t-x)。可通过在最接近fms(t-x)的经缩放的调制信号中选择一样本来获得τ的整数部分。可通过内插两个或两个以上位于 fms(t-T)两侧的样本来获得τ的小数部分。在一个设计中，可使用线性内插法以获得小数延迟。为简单起见，以下描述假定-1 < τ (t) < 1且三个调频样本f(t_l)、f(t)和f(t+l)是可用的，其中f(t)为当前样本，f(t-l)为先前/较旧样本，且f(t+l)为下一 /未来样本。可通过延迟经缩放的调制信号并将经延迟信号的最新样本用作f(t+l)来获得这三个样本。用以获得小数延迟的线性内插法可执行如下
权利要求
1.一种设备，其包含数字锁相环(DPLL)，其包含相位-数字转换器和在环路中操作的环路滤波器，第一处理单元，其用于低通调制路径，且操作以接收输入调制信号并向所述环路内部在所述相位-数字转换器后面且在所述环路滤波器前面的第一点提供第一调制信号，以及第二处理单元，其用于高通调制路径，且操作以接收所述输入调制信号并向所述环路内部在所述环路滤波器后面的第二点提供第二调制信号。
2.根据权利要求1所述的设备，其中所述第一处理单元包含累加器，其操作以累加所述输入调制信号从而将频率转换为相位，并提供所述第一调制信号。
3.根据权利要求1所述的设备，其中所述第二处理单元包含自适应缩放单元，其操作以按可变增益缩放所述输入调制信号。
4.根据权利要求3所述的设备，其中所述自适应缩放单元包含增益计算单元，其操作以基于所述输入调制信号以及提供给所述环路滤波器的相位误差信号而确定所述可变增益，以及乘法器，其操作以使得所述输入调制信号与所述可变增益相乘。
5.根据权利要求3所述的设备，其中所述第二处理单元进一步包含自适应延迟单元， 其操作以使得所述输入调制信号延迟可变延迟。
6.根据权利要求5所述的设备，其中所述自适应延迟单元包含延迟计算单元，其操作以基于所述输入调制信号以及提供给所述环路滤波器的相位误差信号而确定所述可变延迟，以及内插器，其操作以提供针对所述输入调制信号的所述可变延迟的小数部分，所述小数部分在-1取样周期与+1取样周期之间。
7.根据权利要求6所述的设备，其中所述自适应延迟单元进一步包含可编程延迟单元，其操作以提供针对所述输入调制信号的所述可变延迟的整数部分， 所述整数部分包含整数个取样周期。
8.根据权利要求1所述的设备，其中所述相位-数字转换器操作以确定所述环路中的反馈信号与参考信号之间的相位差并提供相位差信号，且其中所述环路滤波器操作以对基于所述相位差信号获得的相位误差信号进行滤波，并提供经滤波的相位误差信号。
9.根据权利要求8所述的设备，其中所述DPLL进一步包含第一加法器，其操作以使得所述相位差信号与所述第一调制信号相加，并提供所述相位误差信号，第二加法器，其操作以使得所述经滤波的相位误差信号与所述第二调制信号相加，并提供用于振荡器的控制信号，以及分隔器，其操作以在频率上从所述振荡器分隔经调制的信号，并提供所述反馈信号。
10.根据权利要求8所述的设备，其中所述相位-数字转换器包含信号多路复用器，其操作以接收所述参考信号和所述反馈信号，提供所述参考信号和所述反馈信号中的较早者作为较早信号，且提供所述参考信号和所述反馈信号中的较晚者作为较晚信号，以及时间-数字转换器，其操作以确定所述较早信号与所述较晚信号之间的相位差，并提供所述相位差信号。
11.根据权利要求1所述的设备，其中所述设备为集成电路。
12.根据权利要求1所述的设备，其中所述设备为无线通信装置。
13.一种设备，其包含处理器，其操作以经由包含相位-数字转换器以及在环路中操作的环路滤波器的数字锁相环(DPLL)的低通调制路径和高通调制路径来执行两点调制，处理用于所述低通调制路径的输入调制信号以获得第一调制信号，将所述第一调制信号应用于所述环路内部在所述相位-数字转换器后面且在所述环路滤波器前面的第一点，处理用于所述高通调制路径的所述输入调制信号以获得第二调制信号，且将所述第二调制信号应用于所述环路内部在所述环路滤波器后面的第二点。
14.根据权利要求13所述的设备，其中所述处理器操作以通过累加所述输入调制信号从而将频率转换为相位来处理用于所述低通调制路径的所述输入调制信号，且通过以可变增益缩放所述输入调制信号来处理用于所述高通调制路径的所述输入调制信号。
15.一种设备，其包含 数字锁相环(DPLL)，其包含累加器，其操作以累加输入调制信号来将频率转换为相位，从而获得第一调制信号， 缩放单元，其操作以按可变增益缩放所述输入调制信号，从而获得第二调制信号， 相位-数字转换器，其操作以确定反馈信号与参考信号之间的相位差，并提供相位差信号，第一加法器，其操作以使得所述相位差信号与所述第一调制信号相加，并提供相位误差信号，环路滤波器，其操作以对所述相位误差信号进行滤波，并提供经滤波的相位误差信号，以及第二加法器，其操作以使得所述经滤波的相位误差信号与所述第二调制信号相加，并提供用于振荡器的控制信号。
16.根据权利要求15所述的设备，其中所述DPLL进一步包含分隔器，其操作以在频率上从所述振荡器分隔经调制的信号，并提供所述反馈信号。
17.根据权利要求15所述的设备，其中所述DPLL进一步包含自适应延迟单元，其操作以使得所述输入调制信号延迟可变延迟。
18.一种操作数字锁相环(DPLL)的方法，其包含累加输入调制信号以将频率转换为相位且获得第一调制信号； 以可变增益缩放所述输入调制信号，以获得第二调制信号； 确定反馈信号与参考信号之间的相位差，以获得相位差信号； 使得所述相位差信号与所述第一调制信号相加，以获得相位误差信号； 对所述相位误差信号进行滤波，以获得经滤波的相位误差信号；以及使得所述经滤波的相位误差信号与所述第二调制信号相加，以获得用于振荡器的控制信号。
19.根据权利要求18所述的方法，其进一步包含在频率上从所述振荡器分隔经调制的信号，以获得所述反馈信号。
20.根据权利要求18所述的方法，其进一步包含使得所述输入调制信号延迟可变延迟，以获得所述第二调制信号。
21.根据权利要求20所述的方法，其进一步包含基于所述输入调制信号和所述相位误差信号而确定所述可变延迟。
22.根据权利要求18所述的方法，其进一步包含基于所述输入调制信号和所述相位误差信号而确定所述可变增益。
23.一种设备，其包含用于累加输入调制信号以将频率转换为相位并获得第一调制信号的装置； 用于以可变增益缩放所述输入调制信号以获得第二调制信号的装置； 用于确定反馈信号与参考信号之间的相位差以获得相位差信号的装置； 用于使得所述相位差信号与所述第一调制信号相加以获得相位误差信号的装置； 用于对所述相位误差信号进行滤波以获得经滤波的相位误差信号的装置；以及用于使得所述经滤波的相位误差信号与所述第二调制信号相加以获得用于振荡器的控制信号的装置。
24.根据权利要求23所述的设备，其进一步包含用于使得所述输入调制信号延迟可变延迟以获得所述第二调制信号的装置。
25.根据权利要求M所述的设备，其进一步包含用于基于所述输入调制信号和所述相位误差信号而确定所述可变延迟的装置。
26.根据权利要求23所述的设备，其进一步包含用于基于所述输入调制信号和所述相位误差信号而确定所述可变增益的装置。
27.一种计算机程序产品，其包含 计算机可读媒体，其包含用于使得至少一台计算机累加输入调制信号以将频率转换为相位并获得第一调制信号的代码；用于使得至少一台计算机以可变增益缩放所述输入调制信号以获得第二调制信号的代码；用于使得至少一台计算机确定反馈信号与参考信号之间的相位差以获得相位差信号的代码；用于使得至少一台计算机使所述相位差信号与所述第一调制信号相加以获得相位误差信号的代码；用于使得至少一台计算机对所述相位误差信号进行滤波以获得经滤波的相位误差信号的代码；以及用于使得至少一台计算机使所述经滤波的相位误差信号与所述第二调制信号相加以获得用于振荡器的控制信号的代码。
28.根据权利要求27所述的计算机程序产品，所述计算机可读媒体进一步包含 用于使得所述至少一台计算机使所述输入调制信号延迟可变延迟以获得所述第二调制信号的代码。
全文摘要
本发明描述一种支持两点调制的数字锁相环(DPLL)。在一个设计中，所述DPLL包括相位-数字转换器以及在环路中操作的环路滤波器、用于低通调制路径的第一处理单元，以及用于高通调制路径的第二处理单元。所述第一处理单元接收输入调制信号，并向所述环路内部在所述相位-数字转换器后面且在所述环路滤波器前面的第一点提供第一调制信号。所述第二处理单元接收所述输入调制信号，并向所述环路内部在所述环路滤波器后面的第二点提供第二调制信号。所述第一处理单元可包括累加所述输入调制信号以将频率转换为相位的累加器。所述第二处理单元可包括以可变增益缩放所述输入调制信号的缩放单元。
文档编号H03C3/09GK102414980SQ201080018601
公开日2012年4月11日 申请日期2010年4月29日 优先权日2009年4月29日
发明者丹尼尔·F·菲利波维奇, 加里·约翰·巴兰坦, 耿吉峰 申请人:高通股份有限公司