专利名称：宽度极窄的高斯信号脉冲产生和调制装置的利记博彩app
技术领域：
宽度极窄的高斯信号脉冲产生和调制装置
技术领域：
本实用新型涉及信号脉冲产生装置，尤其涉及宽度极窄的高斯信号脉冲产生和调 制装置。
背景技术：
超宽带通信系统是一种短距离无线通信技术，它采用持续时间极短的基带脉冲信 号传送信息，带宽极宽，频谱具有白噪声特性、具有极低的检测概率，不但在宽带短距离无 线通信方面具有巨大的市场潜力，而且还在精密定位、探测、成像和测量等领域具有极大的 前景。超宽带通信系统中，极窄信号脉冲的产生和调制是超宽带通信系统的关键技术，其信 号脉冲持续时间为纳秒或亚纳秒，实用的信号脉冲装置，需要满足工程实现的条件，比如， 需要足够大的带宽以符合FCC的定义，具有足够短的持续时间，以降低时域码间干扰；平滑 的频谱特性，降低线谱的干扰。易于控制信号脉冲的参数，比如脉冲的中心频率、带宽和幅 度等参数，极高的脉冲重复频率。早期的超宽带应用只有很低的信息速率传输，脉冲占空比 极低，但目前超宽带的应用扩展到视频传输领域，需要高达数百兆的传输速率。在目前国内 同类的信号产生装置中，多采用以砷化镓为材料的分立元件实现，成本较高，集成度很差。 另外传统的信号脉冲产生装置多采用模拟技术实现信号脉冲的产生，在温度特性和电压稳 定性方面效果不是很好，从而影响通信系统的稳定性。
实用新型内容本实用新型要解决的技术问题是提供了一种结构简单、成本低、集成度较高且稳 定性良好的一种宽度极窄的高斯信号脉冲产生和调制装置。本实用新型提供了一种宽度极窄的高斯信号脉冲产生和调制装置，包括第一高 速计数器，产生时间位置可调的极窄的高斯信号脉冲；高速时钟发生器，其输出端与所述第 一高速计数器相连，并为所述第一高速计数器提供时钟驱动；第二高速计数器，其输入端与 所述第一高速计数器相连，并对所述第一高速计数器输出的高斯信号脉冲进行分频降低脉 冲频率处理；FPGA控制逻辑模块，所述第一高速计数器与其相连，并产生所述第一高速计 数器的预置值；电平转换器，其输入端与所述第二高速计数器相连，其输出端与所述FPGA 控制逻辑模块相连，其用于将进行分频降低脉冲频率处理的高斯信号经过电平转换后送入 所述FPGA控制逻辑模块。作为本实用新型的进一步改进，所述FPGA控制逻辑模块包括依次相连的缓冲 FIFO模块、串行移位寄存器、脉冲位置生成模块，所述缓冲FIFO模块输入端与数据接口相 连，所述脉冲位置生成模块与所述第一高速计数器相连；还包括控制单元，所述控制单元输 出端分别与所述缓冲FIFO模块、所述串行移位寄存器、所述脉冲位置生成模块相连，所述 控制单元输入端与控制接口相连，所述电平转换器输出端与所述控制单元相连。作为本实用新型的进一步改进，所述第二高速计数器是触发器。作为本实用新型的进一步改进，所述第一高速计数器是同步计数器。[0008]本实用新型的有益效果是该宽度极窄的高斯信号脉冲产生和调制装置包括 FPGA控制逻辑模块，高速时钟发生器，第一和第二高速计数器及电平转换器。工作时，利用 FPGA控制逻辑模块以及第一高速计数器和高速时钟发生器，产生宽度极窄的高斯信号脉 冲；将极窄的高斯信号脉冲的产生和调制功能集成到一起。因为采用高速数字技术实现的 信号脉冲的产生，比起高精度的模拟器件而言，电路复杂性降低，而且数字电路技术具有良 好的工作特性，比如温度稳定特性和电源电压稳定特性；并且可以将前端处理电路和本装 置数字处理电路集成到同一半导体基片上，使的集成度提高，并且降低了成本，还有就是本 装置结构简单，性能优异，易于实现。
图1是本实用新型的原理方框图；图2是本实用新型FPGA控制逻辑模块内部实现调制逻辑框图；图3是本实用新型产生的高斯信号脉冲信号时域波形图；图4是本实用新型产生的高斯信号脉冲信号时域波形图和理想高斯信号脉冲的 时域波形对比图；图5是本实用新型对产生的高斯信号进行调制后时域波形图。图6是本实用新型的一个具体实施电路具体实施方式如图1所示，一种宽度极窄的高斯信号脉冲产生和调制装置，包括第一高速计数 器2，产生时间位置可调的极窄的高斯信号脉冲；高速时钟发生器4，其输出端与所述第一 高速计数器2相连，并为所述第一高速计数器2提供时钟驱动；第二高速计数器3，其输入 端与所述第一高速计数器2相连，并对所述第一高速计数器2输出的高斯信号脉冲进行分 频降低脉冲频率处理；FPGA控制逻辑模块1，所述第一高速计数器2与其相连，并产生所述 第一高速计数器1的预置值；电平转换器5，其输入端与所述第二高速计数器3相连，其输 出端与所述FPGA控制逻辑模块1相连，其用于将进行分频降低脉冲频率处理的高斯信号经 过电平转换后送入所述FPGA控制逻辑模块1中。图6是本实用新型的一个具体实施电路图，主要由图中的U8构成高速时钟发生器 4，产生1.5GHz以上的数字时钟，提供给图中的U3构成的第一高速计数器2，用于高斯信号 脉冲的产生。FPGA控制逻辑模块1部分完成系统设置参数接收、发送数据缓冲，并根据发送 速率自动设置第一高速计数器2的计数值。第一高速计数器2的一方面输出产生调制后的 高斯信号脉冲，另一方面将高斯信号脉冲输入第二高速计数器3中，作为其驱动时钟提供 给FPGA控制逻辑模块1，作为发射时钟。第二高速计数器3主要功能是对第一高速计数器 2的输出脉冲进行分频，降低脉冲宽度，从而便于FPGA控制逻辑模块1接收，其中第二高速 计数器3可以是触发器，即利用触发器对信号分频，降低信号频率。由第二高速计数器3分 频后的信号由图中的U5组成的电平转换器5进行转换，变成FPGA控制逻辑模块1可以接 收的信号电平，用于驱动FPGA控制逻辑模块1的控制逻辑电路。第一高速计数器2的TC引脚输出具有1个时钟宽度的信号脉冲，R54阻抗为50 Ω， 一方面为电路提供直流通路，另一方面实现阻抗匹配，使信号可以无失真地通过天线辐射。C29为隔直耦合电容，容值为0. OluF0改变高速时钟发生器4的输出频率，可以改变输出脉 冲信号的宽度。如图4所示，本装置输出的高斯信号脉冲与理想状态下的高斯信号脉冲极 为接近，图3还给出了本装置输出脉冲的波形图。如图2所示，所述FPGA控制逻辑模块1包括依次相连的缓冲FIFO模块12、串行 移位寄存器13、脉冲位置生成模块14，所述缓冲FIFO模块12输入端与数据接口相连，所 述脉冲位置生成模块14与所述第一高速计数器2相连；还包括控制单元11，所述控制单元 11输出端分别与所述缓冲FIFO模块12、所述串行移位寄存器13、所述脉冲位置生成模块 14相连，所述控制单元11输入端与控制接口相连，所述电平转换器5输出端与所述控制单 元11相连。在FPGA控制逻辑模块1内部依据输入的数据及反馈回来的信号，对第一高速 计数器2进行不同的预置计数初值，可以实现对输出高斯信号脉冲的调制。发送数据由数 据接口并行写入缓冲FIFO模块12，FIFO时序由控制单元11驱动。系统参数由控制接口 写入，控制单元11采用分频脉冲作为系统工作时钟，产生各个单元的控制时序。缓冲FIFO 模块12中的数据根据设定的比特发送速率通过串行移动寄存器13由并行转为串行，再由 脉冲位置生成模块14产生第一计数器2的预置值，在比特速率时钟驱动下将预置值输出给 第一高速计数器2。设置不同的预置值产生不同的脉冲位置，由此可实现脉冲时间位置可 控的高斯信号脉冲。通过对信号脉冲时间位置的精确控制，实现分辨率极高的PPM、00K、DS 等多种调制模式，将极窄信号脉冲的产生和调制功能集成到一起。例如，如果采用PPM调制 模式，当数据为1时，选择置数值为Tl，当数据为0时，选择置数值为T2。调制后的高斯信 号脉冲如图5示。信号调制方式可分为数据信息调制和多址调制，数据信息调制通过改变 载体信号的参数来实现。一种是改变脉冲信号的幅度参数，称为脉冲幅度调制(PAM，Pulse Amplitude Modulation)，像开关键控调制(00K，On-Off Keying)、二进制相位调制(BPSK， Binary Phase Shift Keying)都属于脉冲幅度调制的模式。另一种是改变脉冲信号的时 间位置参数，即脉冲位置调制(PPM，PulSeP0Siti0n Modulation) 0多址调制主要采用跳时 (TH, Time Hopping)和直扩(DS, Direct Sequence)两种形式。第一高速计数器2和第二高速计数器3可以是ECL (Emiter Couple Logic)高速 逻辑器件具有高速传输特性，其上升时间小于lOOps，工作时钟可达4GHz，可利用其器件产 生形态良好的低功率信号脉冲。采用数字电路产生信号脉冲，可以很容易使脉冲发生器与 数据处理部分结合为一体，构成单芯片系统。第一高速计数器2可以是同步计数器，其具有预置、清除、使能功能，当计数器在 时钟驱动下，计数值到达到全‘1’时，计数结束输出引脚上会产生脉冲，其宽度为一个时钟 周期，同时FPGA控制逻辑模块1会自动将新的计数初始值送入计数器，在下一个时钟到来 的时候，立刻按新的预置值开始计数，因此计数器具有极高的响应速度。第一高速计数器2 预置值由FPGA控制逻辑模块1送入第一高速计数器2预置端，当新的计数周期开始后，在 输出时钟信号的控制下，根据发射数据所需的时间长度，将下一个计数初值送入，形成连续 的数据流。以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能 认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术 人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视 为属于本实用新型的保护范围。
权利要求一种宽度极窄的高斯信号脉冲产生和调制装置，其特征在于包括第一高速计数器，产生时间位置可调的极窄的高斯信号脉冲；高速时钟发生器，其输出端与所述第一高速计数器相连，并为所述第一高速计数器提供时钟驱动；第二高速计数器，其输入端与所述第一高速计数器相连，并对所述第一高速计数器输出的高斯信号脉冲进行分频降低脉冲频率处理；FPGA控制逻辑模块，所述第一高速计数器与其相连，并产生所述第一高速计数器的预置值；电平转换器，其输入端与所述第二高速计数器相连，其输出端与所述FPGA控制逻辑模块相连，其用于将进行分频降低脉冲频率处理的高斯信号经过电平转换后送入所述FPGA控制逻辑模块。
2.根据权利要求1所述的高斯信号脉冲产生和调制装置，其特征在于所述FPGA控制 逻辑模块包括依次相连的缓冲FIFO模块、串行移位寄存器、脉冲位置生成模块，所述缓冲 FIFO模块输入端与数据接口相连，所述脉冲位置生成模块与所述第一高速计数器相连；还 包括控制单元，所述控制单元输出端分别与所述缓冲FIFO模块、所述串行移位寄存器、所 述脉冲位置生成模块相连，所述控制单元输入端与控制接口相连，所述电平转换器输出端 与控制单元相连。
3.根据权利要求1或2所述的高斯信号脉冲产生和调制装置，其特征在于所述第二 高速计数器是触发器。
4.根据权利要求1或2所述的高斯信号脉冲产生和调制装置，其特征在于所述第一 高速计数器是同步计数器。
专利摘要本实用新型提供了一种宽度极窄的高斯信号脉冲产生和调制装置包括FPGA控制逻辑模块，高速时钟发生器，第一和第二高速计数器及电平转换器。工作时，利用FPGA控制逻辑模块以及第一高速计数器和高速时钟发生器，产生宽度极窄的高斯信号脉冲；将极窄的高斯信号脉冲的产生和调制功能集成到一起。因为采用高速数字技术实现的信号脉冲的产生，比起高精度的模拟器件而言，电路复杂性降低，而且数字电路技术具有良好的工作特性，比如温度稳定特性和电源电压稳定特性；并且可以将前端处理电路和本装置数字处理电路集成到同一半导体基片上，使的集成度提高，并且降低了成本，还有就是本装置结构简单，性能优异，易于实现。
文档编号H03K3/02GK201708772SQ201020207759
公开日2011年1月12日 申请日期2010年5月28日 优先权日2010年5月28日
发明者张钦宇, 林茂六, 许洪光 申请人:哈尔滨工业大学深圳研究生院