专利名称：译码电路及编码电路的利记博彩app
技术领域：
本发明的实施例总体上涉及译码电路和编码电路。
背景技术：
低密度奇偶校验(LDPC)码是一种线性区块码。“低密度”是指如下特征，即相比于0的数量，LDPC奇偶校验矩阵仅包括少数1。LDPC码提供了非常接近于多个不同信道的信道容量的性能，并且可采用线性时间复杂度算法来译码。而且，LDPC码适用于大量运用并行性(parallelism)的实施方式。LDPC码由其奇偶校验矩阵H来定义。对任何奇偶校验矩阵H，都存在对应的二分图(bipartite graph)，称为坦纳图(Tanner graph)，所述坦纳图包括一组变量节点(V)和一组校验节点(C)。如果奇偶校验矩阵H的元素hu*l，则坦纳图中的校验节点C(下标为 i)连接于变量节点V(下标为j)。在数据传输场合下的译码中，奇偶校验矩阵H的列数N对应于经由信道传输的码字的码字位的数目。经由该信道所传输的码字包括K个信息位和M个奇偶校验位。奇偶校验矩阵H的行数对应于奇偶校验位的数目M。对应的坦纳图包括M = N-K个校验节点C (其中，每个校验节点对应于矩阵H中的一行所给定的校验方程)和N个变量节点，所接收的码字中每一位对应有一个变量节点。在图1和图2中图示了传统的LDPC译码器。图1图示了 LDPC译码器100。LDPC译码器100包括区块行顺序控制器101、存储器102、奇偶校验更新区块103、 奇偶校验功能区块104、路由器电路105、位更新区块106以及反向路由器电路107。例如，R0M(只读存储器)用于例如作为区块行顺序控制器101的一部分而存储坦纳图。通常，需要复杂的控制逻辑或状态机以根据坦纳图进行控制。而且，连接变量节点和校验节点处理器的路由/反向路由网络通常包括大量的多路复用器库。图2图示了 LDPC译码器200。LDPC译码器200包括用于存储坦纳图的ROM图形存储器201。LDPC译码器200还包括第一 RAM(随机存取存储器)202，其用于存储待发送至校验节点(以先验估计值或对数似然比来初始化)的数据；交换机203;校验节点处理器区块204;第二 RAM 205，其用于存储校验节点处理器输出(Rcv)信息；和奇偶校验功能区块206。同样对于该LDPC译码器而言，交换机203通常包括大量的多路复用器库。
发明内容
作为实施例的基础的目的之一是提供一种比已知的LDPC编码器和LDPC译码器更有效和/或复杂度更低的(LDPC)编码器和(LDPC)译码器。具有根据独立权利要求所述的特征的译码电路和编码电路可实现该目的。
在一个实施例中，提供了一种译码电路，该译码电路包括数据缓存器，其包括用于存储数据符号的多个存储元件；以及处理电路，其包括多个输入端和多个输出端。处理电路配置为处理经由多个输入端而接收的数据符号，并且经由多个输出端而输出处理后的数据符号。多个存储元件中的每个存储元件耦接于多个输入端中的关联输入端，其中，多个存储元件与多个输入端的关联性由第一译码参数决定。多个存储元件中的每个存储元件耦接于多个输出端中的关联输出端，其中，多个存储元件与多个输出端的关联性由第二译码参数决定。第一译码参数和第二译码参数由译码规则决定，并且第一译码参数和第二译码参数在整个译码过程中不变。在另一实施例中，提供了一种编码电路，该编码电路包括数据缓存器，其包括用于存储数据符号的多个存储元件；以及处理电路，其包括多个输入端和多个输出端。处理电路配置为处理经由多个输入端而接收的数据符号，并且经由多个输出端而输出处理后的数据符号。多个存储元件中的每个存储元件耦接于多个输入端中的关联输入端，其中，多个存储元件与多个输入端的关联性由第一编码参数决定。多个存储元件中的每个存储元件耦接于多个输出端中的关联输出端，其中，多个存储元件与多个输出端的关联性由第二编码参数决定，其中，第一编码参数和第二编码参数由编码规则决定，并且第一编码参数和第二编码参数在整个编码过程中不变。
下面参照
本发明的示例性实施例。在译码电路的上下文中所述的实施例类似地适用于编码电路。图1图示了传统的LDPC译码器。图2图示了传统的LDPC译码器。图3图示了根据一个实施例的通信系统。图4图示了第一奇偶校验矩阵、第二奇偶校验矩阵和第三奇偶校验矩阵。图5图示了根据一个实施例的译码电路。图6图示了根据一个实施例的编码电路。图7图示了根据一个实施例的译码电路。图8图示了根据一个实施例的译码器。图9图示了根据一个实施例的VN至CNP互连以及CNP至VN互连。图IOA和图IOB图示了根据一个实施例的VN库的VN至CNP互连以及CNP至VN互连。图11图示了根据一个实施例的VN至CNP互连。图12图示了根据一个实施例的校验节点处理器。图13图示了 2输入排序模块和4输入排序模块的电路设计。图14图示了根据一个实施例的Rcv更新模块。图15图示了根据一个实施例的译码器。图16图示了根据一个实施例的编码器。图17图示了根据一个实施例的编码器。图18图示了根据一个实施例的校验节点处理器。
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图19图示了根据一个实施例的校验节点处理器。图20图示了根据一个实施例的编码器。图21图示了根据一个实施例的编码器。图2 和图22b图示了根据一个实施例的CNP。图23图示了根据一个实施例的奇偶校验矩阵。图M图示了根据一个实施例的校验节点处理器。图25图示了一种传统的LDPC编码器架构。
具体实施例方式下面在编码电路的上下文中所述的实施例类似地适用于译码电路；反之亦然。例如，LDPC(低密度奇偶校验)码可用于如图3所示的由发送装置至接收装置的数据传输。图3图示了根据一个实施例的通信系统300。通信系统300包括发射器301，发射器301将待发送的数据304经由信道303而发送至接收器302。待发送的数据304由编码器305编码为多个码字。编码器305将编码后的数据306 提供给发送电路307 (例如包括调制器、发射天线等)，发送电路307将编码后的数据306经由信道303而发送至接收器302。编码后的数据306由接收电路308(例如包括解调器、接收天线等)接收而成为接收数据309。由于码字在传输中受信道303的噪声影响，故接收电路308不能精确地重构码字，而是对所接收的码字位产生对数似然比(log-likelihood ratio, LLR)309。这些对数似然比被提供给用于重构所传输的码字的译码器310。例如，编码器305和译码器310是根据纠错码、例如根据LDPC而配置。LDPC码由其奇偶校验矩阵H来定义。对于任何奇偶校验矩阵H，都存在称为坦纳图的对应的二分图，所述二分图包括一组变量节点(V)和一组校验节点(C)。在坦纳图中， 如果奇偶校验矩阵H中的元素、为1，则校验节点C(下标为i)连接于变量节点V(下标为j) °奇偶校验矩阵H的列数N对应于所传输的码字的码字位的数目。每个码字都包括 K个信息位和M个奇偶校验位。奇偶校验矩阵H的行数对应于奇偶校验位的数目M。对应的坦纳图包括M = N-K个校验节点C (其中，每个校验节点对应于由矩阵H中的一行所给定的校验方程)和N个变量节点，所接收的码字中的每一位对应有一个变量节点。在基于区块的LDPC码中，可将奇偶校验矩阵划分为大小为ZXZ的方形子区块 (子矩阵)。子矩阵是单位矩阵Iz的循环置换Pi或者是零子矩阵。循环置换矩阵Pi是通过将ZXZ单位矩阵中的列向右循环移位i个元素而从该单位矩阵得到的。矩阵Ptl是该ZXZ的单位矩阵。例如，对于Z = 8，
权利要求
1.一种译码电路，其包括数据缓存器，其包括用于存储数据符号的多个存储元件；处理电路，其包括多个输入端和多个输出端，其中，所述处理电路配置为处理经由所述多个输入端而接收的数据符号，并且经由所述多个输出端输出处理后的数据符号；并且，所述多个存储元件中的每个存储元件耦接于所述多个输入端中的关联输入端， 其中所述多个存储元件与所述多个输入端的关联性由第一译码参数决定；并且，所述多个存储元件中的每个存储元件耦接于所述多个输出端中的关联输出端， 其中所述多个存储元件与所述多个输出端的关联性由第二译码参数决定；并且，所述第一译码参数和所述第二译码参数由译码规则决定，并且，所述第一译码参数和所述第二译码参数在整个译码过程中不变。
2.如权利要求1所述的译码电路，其中，所述第一译码参数和所述第二译码参数为非负整数。
3.如权利要求1或2所述的译码电路，其中，所述第一译码参数和所述第二译码参数各指定数据符号区块相对于所述多个输入端和所述多个输出端的移位。
4.如权利要求1至3的任一项所述的译码电路，其中，所述译码规则由纠错码给定。
5.如权利要求4所述的译码电路，其中，所述纠错码为奇偶校验码。
6.如权利要求5所述的译码电路，其中，所述纠错码为低密度奇偶校验码。
7.如权利要求1至6的任一项所述的译码电路，其中，所述数据符号对应于经由信道所接收的传输符号。
8.如权利要求7所述的译码电路，其中，所述数据符号为所述传输符号的对数似然比。
9.如权利要求1所述的译码电路，其中，所述处理电路配置为基于所述数据符号来检验预定标准是否得到满足。
10.如权利要求9所述的译码电路，其中，所述预定标准基于对所述数据符号的奇偶校验。
11.如权利要求1至10的任一项所述的译码电路，其中，每个存储元件配置为将该存储元件存储的数据符号输出至该存储元件的关联输入端。
12.如权利要求11所述的译码电路，其中，每个存储元件配置为在将该存储元件存储的数据符号输出至该存储元件的关联输入端之后，从该存储元件的关联输出端接收另一数据符号，存储该另一数据符号，并且将该另一数据符号输出至该存储元件的关联输入端。
13.如权利要求1至12的任一项所述的译码电路，其中，每个存储元件与其关联输入端的耦接为硬布线。
14.如权利要求1至13的任一项所述的译码电路，其中，每个存储元件与其关联输出端的耦接为硬布线。
15.如权利要求1至14的任一项所述的译码电路，其为既可用于编码又可用于译码的电路。
16.一种编码电路，其包括数据缓存器，其包括用于存储数据符号的多个存储元件；处理电路，其包括多个输入端和多个输出端，其中，所述处理电路配置为处理经由所述多个输入端而接收的数据符号，并且经由所述多个输出端输出处理后的数据符号；并且，所述多个存储元件中的每个存储元件耦接于所述多个输入端中的关联输入端， 并且所述多个存储元件与所述多个输入端的关联性由第一编码参数决定；并且，所述多个存储元件中的每个存储元件耦接于所述多个输出端中的关联输出端， 并且所述多个存储元件与所述多个输出端的关联性由第二编码参数决定，并且，所述第一编码参数和所述第二编码参数由编码规则决定，并且，所述第一编码参数和所述第二编码参数在整个编码过程中不变。
17.—种通信系统，其包括具有如权利要求1至15的任一项所述的译码电路的接收器和具有如权利要求16所述的编码电路的发射器。
18.—种译码方法，其包括将用于存储数据符号的多个存储元件中的每个存储元件耦接于处理电路的多个输入端中的关联输入端，所述处理电路配置为处理经由所述多个输入端而接收的数据符号并且经由多个输出端输出处理后的数据符号，其中所述多个存储元件与所述多个输入端的关联性由第一译码参数决定；将所述多个存储元件中的每个存储元件耦接于所述多个输出端中的关联输出端，其中所述多个存储元件与所述多个输出端的关联性由第二译码参数决定；其中，所述第一译码参数和所述第二译码参数由译码规则决定，并且，所述第一译码参数和所述第二译码参数在整个译码过程中不变。
19.一种编码方法，其包括将用于存储数据符号的多个存储元件中的每个存储元件耦接于处理电路的多个输入端中的关联输入端，所述处理电路配置为处理经由所述多个输入端而接收的数据符号并且经由多个输出端输出处理后的数据符号，其中所述多个存储元件与所述多个输入端的关联性由第一编码参数决定；将所述多个存储元件中的每个存储元件耦接于所述多个输出端中的关联输出端，其中所述多个存储元件与所述多个输出端的关联性由第二编码参数决定；其中，所述第一编码参数和所述第二编码参数由编码规则决定，并且，所述第一编码参数和所述第二编码参数在整个译码过程中不变。
全文摘要
本发明涉及一种译码电路，该译码电路包括数据缓存器，其包括用于存储数据符号的多个存储元件；处理电路，其包括多个输入端和多个输出端，其中，所述处理电路配置为处理通过多个输入端和输出端接收的数据符号。第一译码参数和第二译码参数由译码规则决定，并且其中第一译码参数和第二译码参数在整个译码过程中不变。
文档编号H03M13/11GK102217200SQ200980145904
公开日2011年10月12日 申请日期2009年9月15日 优先权日2008年9月26日
发明者蔡朝晖, 陈保善 申请人:新加坡科技研究局