专利名称：延迟锁定回路及相关方法
技术领域：
本发明是关于一种延迟锁定回路，尤指一种应用于一储存电路的延迟锁定回路。
背景技术：
目前先前技术使用同步通讯来实现动态随机存取存储器的高数据传输速率，然 而，当动态随机存取存储器的技术发展至更先进、更高速的世代时，例如第3代双倍数据 率同步动态随机存取存储器(Double Data Rate Three Synchronous Dynamic Random Access Memory, DDR3SDRAM)，原先使用锁相回路及模拟延迟信号线来实现同步通讯的电 路，将因为工艺极限而无法达到高传输数据率动态随机存取存储器的需求。此外，锁相回路 与模拟延迟信号线之间的信号传输是以模拟信号的形式进行，而模拟信号的电压容易受到 噪声的影响，致使存储器的数据存取时点或信号电平发生误差，此一问题对于高传输数据 率动态随机存取存储器来说尤为严重。
发明内容
因此，本发明的目的之一在于提供一种数字式的延迟锁定回路，该数字式的延迟 锁定回路用以控制数字式的延迟线，可解决前述所提及的问题。根据本发明一方面提供一种延迟锁定回路。延迟锁定回路包含有一脉波产生器、 一延迟单元、一相位检测器及一控制单元。脉波产生器用以依据一输入时脉信号，产生一预 定脉波信号及一判断信号；延迟单元耦接至脉波产生器，用以接收该预定脉波信号，并依据 一数字控制信号延迟该预定脉波信号，从而产生一延迟后脉波信号；相位检测器耦接至延 迟单元与脉波产生器，并用以依据该判断信号检测该延迟后脉波信号的时间延迟，从而产 生一检测结果信号；控制单元耦接至相位检测器与延迟单元，并用以依据该检测结果信号 产生该数字控制信号，以控制延迟单元对该预定脉波信号所造成的延迟量。根据本发明另一方面提供一种使用于一延迟锁定回路的方法。该方法包含依据 一输入时脉信号以产生一预定脉波信号及一判断信号；依据一数字控制信号延迟该预定脉 波信号，从而产生一延迟后脉波信号；依据该判断信号检测该延迟后脉波信号的一时间延 迟，从而产生一检测结果信号；以及依据该检测结果信号产生该数字控制信号，以控制依据 该数字控制信号延迟该预定脉波信号的步骤对该预定脉波信号所造成的延迟量。此外，上述的数字控制信号可用于控制另一延迟单元对其所接收的输入信号(例 如另一预定脉波信号)所造成的延迟量，因此不需使用另一套控制机制，而可降低整体电 路成本。
图1为本发明第一实施例的延迟锁定回路的示意图。图2为图1的延迟锁定回路所包含的信号关系示意图。图3为图1所示的延迟单元的一实施例的电路示意图。
图4为本发明图1所示的延迟锁定回路应用于一高传输数据率动态随机存取存储 器中的示意图。图5为本发明第二实施例的延迟锁定回路的示意图。图6为图1所示的延迟锁定回路的操作流程图。
具体实施例方式请搭配参照图1及图2，图1是本发明第一实施例的延迟锁定回路100的示意图， 图2是图1的延迟锁定回路100所包含的信号关系示意图。如图1所示，延迟锁定回路100 包含有一脉波产生器105、一延迟单元110、一相位检测器115及一控制单元120。延迟单元 110是以一数字控制延迟线(Digital Controlled Delay Line，DCDL)予以实现，而相位检 测器115是以一 D型触发器(Flip Flop)予以实现，该D型触发器的一时脉输入端用以接 收脉波产生器105所产生的一判断信号S_J，该D型触发器的一数据输入端用以接收延迟单 元110所输出的一延迟后脉波信号S_P2，以及该D型触发器的一数据输出端用以依据判断 信号S_J与延迟后脉波信号S_P2，产生一检测结果信号S_D至控制单元120。需注意的是， 前述以D型触发器实现相位检测器115的操作与功能并非本发明的限制，在其它实施例中 亦可使用不同元件来实现相位检测器115的操作与功能。脉波产生器105是参考一外来的输入时脉信号S_CLK以产生一预定脉波信号S_P1 至延迟单元110，并产生判断信号s_j至相位检测器115。延迟单元110耦接于脉波产生器 105，用以接收该预定脉波信号S_P1，并依据控制单元120所产生的一数字控制信号S_C1延 迟该预定脉波信号S_P1，从而产生该延迟后脉波信号S_P2。相位检测器115耦接于延迟单 元110与脉波产生器105，并用以接收该脉波产生器105所产生的判断信号S_J，并依据该 判断信号S_J检测延迟单元110对该预定脉波信号S_P1所造成的时间延迟(亦即该延迟 后脉波信号S_P2的时间延迟)，从而产生该检测结果信号S_D。控制单元120则耦接于相 位检测器115与延迟单元110，并用以依据该检测结果信号S_D产生该数字控制信号S_C1， 以调整延迟单元110对该预定脉波信号S_P1所造成的延迟量，从而调整该延迟后脉波信号 S_P2的时间延迟。此外，脉波产生器105另产生一通知信号S_I至控制单元120，以通知控 制单元120进行判断操作，亦即，脉波产生器105可控制控制单元120进行判断的时间点。如图2所示，其绘示信号S_CLK、S_P1、S_P2与S_J的信号关系。在本实施例中，脉 波产生器105所产生的该预定脉波信号S_P1是为方波信号，该方波信号的周期Tl是设定 为输入时脉信号S_CLK的周期T_CLK的四倍。随着信号电压或温度的变动，延迟单元110 所输出的延迟后脉波信号S_P2实际亦具有不同的时间延迟，例如，图2显示出延迟后脉波 信号S_P2具有不同的时间延迟D_1与D_2。相位检测器115可依据判断信号S_J来判断这 些不同的时间延迟(例如0_1与0_2)是否较长或较短，以决定是否需要缩短或延长，例如， 在本实施例中，当脉波产生器105产生该预定脉波信号S_P1时，亦同时产生该判断信号S_ J，而判断信号S_J的脉波宽度T_J是所设计的理想时间延迟，若实际时间延迟较长于判断 信号S_J的脉波宽度，表示需要缩短实际时间延迟，反之，则需要延长实际时间延迟。以图2 的例子来说，当延迟后脉波信号S_P2的时间延迟为D_1时，判断信号S_J是被反相后再经 由时脉输入端被相位检测器115的D型触发器所接收(于D型触发器的时脉输入端前设置 一反相器)，因此，在判断信号S_J发生下降边缘(Falling Edge)时，该D型触发器才会将其数据输入端所收到的延迟后脉波信号S_P2的信号电平输出至其数据输出端，以产生检 测结果信号S_D，以实际时间延迟D_1为例，由于实际时间延迟较短，该D型触发器所取到 的信号电平为‘1’，因此检测结果信号S_D的信号逻辑电平为‘1’，而控制单元120此时依 据检测结果信号S_D的信号逻辑电平，适当地控制延迟单元110增加对预定脉波信号S_P1 造成的延迟量，以延长该延迟后脉波信号S_P2的实际时间延迟；反之，以实际时间延迟0_2 为例，由于实际时间延迟较长，该D型触发器所取到的信号电平为‘0’，因此检测结果信号 S_D的信号逻辑电平为‘0’，而控制单元120此时依据检测结果信号S_D的信号逻辑电平， 适当地控制延迟单元110减少对预定脉波信号S_P1造成的延迟量，以缩短该延迟后脉波信 号S_P2的实际时间延迟。如此，通过反复操作多次，控制单元120可调整该实际时间延迟 使的近似或等同于判断信号S_J的脉波宽度T_J(亦即所设计的理想时间延迟)。应注意的是，图1所示的延迟锁定回路100内含的信号关系亦可设计为不同的样 式，并未限定于使用图2所示的信号关系才得以执行。举例来说，该预定脉波信号S_P1的 周期Tl亦可以设定为输入时脉信号S_CLK的周期T_CLK的两倍、三倍或其它倍数，而相位 检测器115亦可以使用其它电路来实现，使得产生检测结果信号S_D的时点可在除了判断 信号S_J发生下降边缘之外的其它时间点发生，例如，相位检测器115可利用其它电路来实 现以使判断信号S_J发生上升边缘(Rising Edge)时产生检测结果信号S_D，换言之，本发 明的实施例是利用判断信号S_J的一脉波的逻辑电平发生转换(Transition)时对该延迟 后脉波信号S_P2的时间延迟进行前述的早/迟判断；凡此变化设计皆属于本发明的范畴。此外，控制单元120可采用不同的算法逻辑来控制延迟单元110使得最后所输出 的数字控制信号S_C1对应于较佳的调整量。举例来说，逐步搜寻算法或二元搜寻(Binary Search)算法等皆是可采用的搜寻方式。为求具有更好的效能表现，在本实施例中，控 制单元120是采用二元搜寻算法以求快速地得出较佳调整量所对应的数字控制信号S_ Cl，举例来说，若数字控制信号S_C1具有10位，则数字控制信号S_C1的初始值是设定为 ‘1000000000’，当使用该初始值来调整该实际时间延迟而造成检测结果信号S_D的信号逻 辑电平为‘0’时(亦即表示该实际时间延迟较长)，控制单元120依据检测结果信号S_D的 信号电平‘0’，将数字控制信号3_(1调整为‘0100000000’，并接着以此调整后的值来缩短 该实际时间延迟。反之，当使用该初始值‘1000000000’来调整该实际时间延迟而造成检测 结果信号S_D的信号逻辑电平为‘1’时(亦即表示该实际时间延迟较短)，控制单元120依 据检测结果信号S_D的信号电平‘1’，将数字控制信号S_C1调整为‘1100000000’，并接着 以此调整后的值来延长该实际时间延迟。换言之，控制单元120每次是从最高有效位(Most Significant Bit, MSB)往次高的有效位进行调整，以得到数字控制信号S_C1，而直到判定 数字控制信号S_C1的值可控制该实际时间延迟近似于理想的相位延迟时，控制单元120才 会结束二元搜寻算法的操作，并以最后所产生的数字控制信号S_C1作为最佳的控制信号。 由于相位检测器115是使用简单的早/迟判断(Early/Late Judgment)来判断先前该数字 控制信号S_C1所造成的该实际时间延迟的长短，再加上控制单元120是使用二元搜寻算法 来求出较佳的数字控制信号S_C1，所以，本实施例的延迟锁定回路100可具有较高的效能 表现。需注意的是，温度和信号电压的变动随时会改变目前实际时间延迟的值，因此，当控 制单元120进行时间延迟控制时，其所输出的数字控制信号S_C1的值亦会随之改变以修正 目前实际的时间延迟，换言之，数字控制信号S_C1的最低有效位(Least Significant Bit,LSB)可能在‘O’与‘1’之间跳动，为解决此一问题，控制单元120可进行多次的二元搜寻并 将多次的搜寻结果进行平均，以平均后的结果作为数字控制信号S_C1所对应的数字码。当 然，若为加速效能表现并缩短算法的运算时间，控制单元120亦可忽略最低有效位在‘0’与 ‘1’之间跳动的情形，直接将第一次执行二元搜寻所得到的搜寻结果作为数字控制信号S_ Cl所对应的数字码。再者，延迟单元110可设计具有多相位选择的功能，并通过控制单元120输出相位 选择信号S_C2来选择所想要的一特定相位。请参照图3，图3是图1所示的延迟单元110的 一实施例的电路示意图。如图3所示，延迟单元110包含有多个相位延迟电路405A 405H 及一相位选择电路406，每一相位延迟电路中分别包括有一第一反相器与一第二反相器，且 每一反相器皆搭配至少一可控制电阻器(本实施例中是利用两电阻器予以实施，然而此并 非本发明的限制)，其中控制单元120所产生的数字控制信号S_C1即用以控制每一反相器 所搭配的可控制电阻器的阻值，以调整供应电压对可控制电阻器与电容的充电时间，来达 成反相器具有一启动时间延迟的效果，该启动时间延迟即是延迟单元110对预定脉波信号 S_P1所造成的延迟量。另外，关于第一、第二反相器的操作与功能，举例来说，相位延迟电路 405A的第一反相器接收输入至相位延迟电路405A的预定脉波信号S_P1，并将预定脉波信 号S_P1反相，产生一反相后的信号，而其第二反相器是接着将第一反相器所产生的反相后 的信号再次反相，此时产生的信号是作为该相位延迟电路405A的输出信号，而输出至下一 个相位延迟电路405B，换言之，对于该相位延迟电路405A的输入信号与输出信号来说，其 彼此的信号关系并未相反而仅具有一相位延迟而已，相位延迟电路405A的相位延迟则是 由第一、第二反相器从接收到信号至产生反相信号的各自时间延迟所组成；其它相位延迟 电路405B 405H及其各自的第一、第二反相器亦具有如上相同或类似的操作与功能，在此 不另赘述。由于每一反相器皆施加一相位延迟量于预定脉波信号S_P1，不同反相器的输出信 号实可视为具有不同相位的延迟后预定脉波信号S_P2，因此，欲得到具有一特定相位的延 迟后预定脉波信号S_P2，必需适当地选择出该特定相位以得到信号S_P2，而本实施例中的 相位选择电路406即用以依据相位选择信号S_C2从多个相位延迟量中选择出该特定相位。 实作上，相位选择电路406包括多个多路复用器410A 410G及一反相器415，每一第一反 相器的输出信号先耦接至第一组多路复用器4 10A与410B的输入端，而第一组多路复用器 410A与410B的输出端再耦接至多路复用器410C的输入端，接着多路复用器410C的输出端 再经由反相器415的连接而耦接至多路复用器410G的输入端，反相器415的功用在于消除 第一反相器所造成的信号反相。另外，每一第二反相器的输出信号先耦接至第二组多路复 用器410D与410E的输入端，而第二组多路复用器410D与410E的输出端再耦接至多路复 用器410F的输入端，接着多路复用器410F的输出端再耦接至多路复用器410G的输入端。 经过相位选择信号S_C2适当地控制多路复用器410A 410G，最后多路复用器410G的输 出端信号即是具有特定相位的延迟后预定脉波信号S_P2。举例来说，延迟锁定回路100是 先依据判断信号S_J及延迟单元110的相位延迟电路405H的输出信号来进行相位延迟锁 定，当延迟锁定回路100锁定之后，延迟单元110的相位延迟电路405H的输出信号所产生 的相位延迟量即相等于判断信号S_J的脉波宽度T_J，此时，延迟单元110内的每一相位延 迟电路的一反相器是造成16分之一的脉波宽度T_J大小的相位延迟量，因此，若多路复用器410G的输出信号为相位延迟电路405B的第一反相器的输出信号，则其特定相位的大小 为16分之三的脉波宽度T_J大小；而若多路复用器410G的输出信号为相位延迟电路405C 的第一反相器的输出信号，则其特定相位的大小为16分之5的脉波宽度T_J大小；其它则 依此类推。在另一实施例中，延迟锁定回路100亦可先以相位选择信号S_C2控制相位选择 电路406而自相位延迟电路405A 405H所产生的输出信号中选择一输出信号，再依据所 选择的该输出信号及判断信号S_J来进行相位延迟锁定，因此，当延 迟锁定回路100相位锁 定后，所选择的该输出信号的相位延迟量即等于判断信号S_J的脉波宽度T_J大小。此外，本实施例的控制单元120可依据其检测结果信号产生数字控制信号S_C1来 控制另一延迟单元对另一预定脉波信号所造成的另一延迟量。请参照图4，图4是本发明图 1所示的延迟锁定回路100应用于一高传输数据率动态随机存取存储器中的示意图。该高 传输数据率动态随机存取存储器例如可以是一双通道的随机存取存储器或是其它数据存 取速率较高的存储器。其中，该高传输数据率动态随机存取存储器具有多个数字控制延迟 线，为方便说明，图4仅显示出四个数字控制延迟线，而本发明的应用是将图1的控制单元 120所产生的数字控制信号S_C1、S_C2输出至其它数字控制延迟线，以适当地控制其它数 字控制延迟线所造成的时间延迟及选择适当的相位。由于在该高传输数据率动态随机存取 存储器的电路架构中，控制信号S_C1与S_C2是以数字信号的形式于控制端(亦即延迟锁 定回路100)与受控端(亦即其它的延迟线)之间传输，所以，与现有技术利用模拟信号的 形式进行传输相较，本实施例图3所示的电路架构可减少或避免因噪声所造成的误差。此 夕卜，因为实现于该高传输数据率动态随机存取存储器中的所有数字控制延迟线理想上应具 有相同或相类似的特性，亦即，面对温度变化或信号电压变化时，其所造成的实际时间延迟 量理想上应具有相同的趋势变化，因此，本实施例可通过利用单一数字控制延迟线的时间 延迟控制结果，来控制其它的数字控制延迟线，以减少整体控制电路的数目。再者，因为延迟单元110可设计具有多相位选择的功能，所以，在其它实施例中亦 可搭配一相位补偿的单元来使相位检测器115进行判断时更加精准。请参照图5，其所绘 示为本发明第二实施例的延迟锁定回路500的示意图。延迟锁定回路500除了脉波产生器 105、延迟单元110、相位检测器115与控制单元120之外，另包有一补偿单元125，补偿单元 125设置于脉波产生器105与相位检测器115之间，并用以对脉波产生器105所产生的判断 信号S_J进行相位补偿。举例来说，延迟单元110可施加一特定相位于预定脉波信号S_P1 以产生具有该特定相位的延迟后脉波信号S_P2，而补偿单元125用以对判断信号S_J施加 一相位量，其中补偿单元125所施加的相位量是正比于延迟单元110所施加的特定相位，由 于该相位量是正比于该特定相位，当该特定相位较大时，补偿单元125所施加的相位量将 变得较多，因此，可有效地进行相位补偿，达到减少判断信号S_J与延迟后脉波信号S_P2之 间存在相位偏差的效果，增进后续相位检测器115的判断准确率。此外，若实质上可使补偿 单元125所施加的相位量相同于延迟单元110所施加的特定相位，则将采用该相位量来进 行相位补偿，以消除上述两信号之间的相位偏差。另外，补偿单元125的操作可通过控制单 元120进行控制以调整其施加的相位量。请参照图6，图6是图1所示的延迟锁定回路的操作流程图。倘若大体上可达到相 同的结果，并不需要一定照图6所示的流程中的步骤顺序来进行，且图6所示的步骤不一定 要连续进行，亦即其它步骤亦可插入其中；现将细部的步骤说明叙述于下
步骤600:开始；步骤605 脉波产生器105接收输入时脉信号S_CLK以产生预定脉波信号S_P1至 延迟单元110，并产生判断信号S_J ；步骤610 延迟单元110依据控制单元120所产生的数字控制信号S_C1延迟预定 脉波信号S_P1，从而产生延迟后脉波信号S_P2 ；
步骤615 相位检测器115依据判断信号S_J检测延迟单元110对该延迟后脉波 信号S_P2所造成的时间延迟，从而产生该检测结果信号S_D ；步骤620 控制单元120依据该检测结果信号S_D产生该数字控制信号S_C1，以调 整延迟单元110对该预定脉波信号S_P1所造成的延迟量，从而调整该延迟后脉波信号S_P2 的时间延迟；步骤625 控制单元120依据通知信号S_I进行早/迟判断；步骤630 判断是否完成一次二元搜寻；步骤635 判断是否求出最佳/较佳的数字控制信号S_C1 ；以及步骤640:结束。以上所述仅为本发明的较佳实施例，凡根据本发明申请专利范围所做的均等变化 与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种延迟锁定回路，包含有一脉波产生器，用以依据一输入时脉信号，产生一预定脉波信号及一判断信号；一延迟单元，用以依据一数字控制信号延迟该预定脉波信号，产生一延迟后脉波信号；一相位检测器，用以依据该判断信号检测该延迟后脉波信号的一时间延迟，以产生一 检测结果信号；以及一控制单元，用以依据该检测结果信号产生该数字控制信号，以控制该延迟单元对该 预定脉波信号所造成的一延迟量。
2.根据权利要求1所述的延迟锁定回路，其特征在于，该脉波产生器还用以产生一通 知信号，而该控制单元于接收到该通知信号时，依据该检测结果信号产生该数字控制信号。
3.根据权利要求1所述的延迟锁定回路，其特征在于，该相位检测器依据该判断信号 的一脉波的宽度，对该延迟后脉波信号的该时间延迟进行一早/迟判断，以产生该检测结 果信号。
4.根据权利要求3所述的延迟锁定回路，其特征在于，该相位检测器是于该判断信号 的该脉波的逻辑电平发生转态时，对该延迟后脉波信号的该时间延迟进行该早/迟判断。
5.根据权利要求1所述的延迟锁定回路，其特征在于，该控制单元依据该检测结果信 号与一二元搜寻法，产生该数字控制信号。
6.根据权利要求1所述的延迟锁定回路，其特征在于，该控制单元所产生的该数字控 制信号还用以控制另一延迟单元。
7.根据权利要求1所述的延迟锁定回路，其特征在于，该延迟单元另施加一特定相位 于该预定脉波信号，以及该延迟锁定回路另包含有一补偿单元，耦接于该脉波产生器与该相位检测器之间，用以对该判断信号施加一相 位量以进行相位补偿，其中该补偿单元所施加的该相位量是正比于该延迟单元所施加的该 特定相位。
8.根据权利要求7所述的延迟锁定回路，其特征在于，该补偿单元所施加的该相位量 是实质相同于该延迟单元所施加的该特定相位。
9.根据权利要求1所述的延迟锁定回路，其特征在于，该延迟单元包含有多个相位延迟电路，这些相位延迟电路中的每一相位延迟电路依据该数字控制信号施 加一相位延迟量于该预定脉波信号；以及一相位选择电路，用以从这些相位延迟电路所产生的多个相位延迟量中选择出该特定 相位，以输出具有该特定相位的该延迟后脉波信号。
10.一种使用于一延迟锁定回路的方法，包含有依据一输入时脉信号产生一预定脉波信号及一判断信号；依据一数字控制信号延迟该预定脉波信号，以产生一延迟后脉波信号；依据该判断信号检测该延迟后脉波信号的一时间延迟，以产生一检测结果信号；以及依据该检测结果信号产生该数字控制信号，以控制该延迟后脉波信号的延迟量。
11.根据权利要求10所述的方法，其特征在于，依据该检测结果信号产生该数字控制 信号的步骤是于接收到一通知信号时才执行。
12.根据权利要求10所述的方法，其特征在于，产生该检测结果信号的步骤包含有依据该判断信号的一脉波的宽度，对该延迟后脉波信号的该时间延迟进行一早/迟判 断，以产生该检测结果信号。
13.根据权利要求12所述的方法，其特征在于，对该延迟后脉波信号的该时问延迟进 行该早/迟判断的步骤是于该判断信号的该脉波的逻辑电平发生转态时才执行。
14.根据权利要求10所述的方法，其特征在于，产生该数字控制信号的步骤包含有 依据该检测结果信号与一二元搜寻法，产生该数字控制信号。
15.根据权利要求10所述的方法，其特征在于，还包含有 施加一特定相位于该预定脉波信号；以及在依据该判断信号检测该延迟后脉波信号的该时间延迟的步骤执行前，对该判断信号 施加一相位量以进行相位补偿；其中对该判断信号施加的该相位量是正比于该特定相位。
16.根据权利要求15所述的方法，其特征在于，对该判断信号施加的该相位量是实质 相同于该特定相位。
全文摘要
本发明提供一种延迟锁定回路及相关方法，该延迟锁定回路包含脉波产生器、延迟单元、相位检测器及控制单元。脉波产生器用以依据一输入时脉信号，产生一预定脉波信号及一判断信号；延迟单元接收预定脉波信号，并依据一数字控制信号延迟该预定脉波信号，从而产生一延迟后脉波信号；相位检测器依据该判断信号，检测延迟后脉波信号的时间延迟，产生一检测结果信号；控制单元依据检测结果信号产生数字控制信号，以控制延迟单元对预定脉波信号所造成的延迟量。
文档编号H03L7/06GK102088286SQ200910246180
公开日2011年6月8日 申请日期2009年12月2日 优先权日2009年12月2日
发明者S·史密斯, 陈俊嘉 申请人:晨星半导体股份有限公司, 晨星软件研发(深圳)有限公司