专利名称：一种降低电压摆幅驱动器的利记博彩app
技术领域：
本发明 属于集成电路技术领域，涉及一种降低电压摆幅驱动器。具体涉及一种 应用于数模转换器的降低电压摆幅驱动器。
背景技术：
随着无线通信技术的发展，通信系统和无线数据传输技术，特别是3G/4G、家 庭基站以及军事雷达等技术的不断涌现，高性能的模拟器件成为其发展的瓶颈。模拟 部分作为模拟信号和数字信号的转换部分越来越受到重视，通信系统对高速数模转换器 (DAC)的需求逐年增大。对于DAC，衡量其性能的指标有静态和动态两个指标。高速DAC的动态指标 很重要。动态指标即是无杂散动态范围(SFDR)。影响DAC动态指标的因素主要有以下 几种(1)电流开关阵列的差分输入信号不同步；(2)最坏情况翻转时的毛刺；(3)电流 源阵列输出阻抗的变化；(4)由于差分电流开关同时出在关断状态，造成电流源漏端电 压抖动，以至于输出电流抖动。前三种影响因素可以某些技术得到改善，本发明旨在改 善第(4)种影响因素。对于第(4)种影响因素，多篇文献给予了多种相关的解决方法。但方法的本 质都是通过改变上升沿和下降沿的交叉点的位置，以使差分电流开关不会同时进入关闭 状态。文献1中的方法是使上升沿时间和下降沿时间不对称，从而改变交叉点的位 置。但这种方法中不对称的上升沿和下降沿造成差分输出的不同步，降低了 SFDR。文 献2中的方法采用有比逻辑的正反馈结构的锁存器，并通过单独为锁存器提供一个电 源电压，除了可以进一步调节交叉点，还能够减小信号的串通。但因为单独提供了的电 源，使设计复杂化。文献3中采用延迟单元改变占空比，从而改变交叉点。与本发明相关的现有技术有[l]T.W.Wu, C.T.Jih, J.C.Chen, etc.A low glitch 10-bit 75-MHz CMOSvideo D/A converter[J].IEEE Journal of Solid-State Circuits，1995, 30: 68—72.[2]J.Bastos, A.M.Marques, M.S.J.Steyaert, etc.A 12-bit intrinsic accuracy high-speed CMOS DAC[J].IEEE Journal of Solid-State Circuits, 1998，33 1959-1969.[3]K.Hiroyuki, N.Yasuyuki, etc.A 350MS 3.3V 8bit CMOS D/A converter using a delayed driving scheme[J].IEEE Custom Integrated Circuits Conference，1995, 10: 211—214.
发明内容
本发明的目的是克服现有技术存在的缺陷，提出一种改进型降低电压摆幅驱动 器。本发明可以减小信号的串通对差分电流开关的共源点的影响，同时可以进一步改善 交叉点的位置，提高DAC的动态特性。本发明的降低电压摆幅驱动器采用电容分压的原理，输出的电压摆幅值可以调 节为地(GND)到电源电压(VDD)之间的任意值，能避免单独为锁存器提供电源，通过减小电压摆幅使得信号串通的影响减小，并改善交叉点的位置。本发明的改进型降低电 压摆幅驱动器相对于其他降低电压摆幅驱动器速度更快，结构简单而且功耗小，可采用 易于集成的CMOS工艺实现。本发明的降低电压摆幅驱动器接在DAC结构中的锁存器和差分电流开关之间， 如
图1所示。输入信号通过锁存器进行同步，并且对交叉点进行预处理，锁存器输出的 信号摆幅为GND到VDD，通过降低电压摆幅驱动器后，电压摆幅减小为适当的值，并再 次调节了交叉点的位置。调节后的信号用来控制电流开关，大大提高了高速DAC动态性 能。本发明通过图2来说明其实现的原理。图2中，Lateh_0p，Latoh_0n为锁存器 的差分输出，分别控制开关S1 S3和S4 S6,其中S2和S5是Latch_op与Latch_on通 过反相器INVl和INV2进行控制，开关在高电平是导通。四个电容C1 C4是用来进行 分压，一般C1 = C3, C2 = C40根据电容分压原理可知，输出电压Vop和Von分别为
权利要求
1.一种降低电压摆幅驱动器，其特征在于，其接在DAC结构中的锁存器和差分电流 开关之间，输入信号通过锁存器进行同步，并且对交叉点进行预处理，锁存器输出的信 号通过所述的降低电压摆幅驱动器后，电压摆幅减小为适当值，并再次调节交叉点的位 置，调节后的信号控制电流开关；其中，以NMOS管Ml、M2、M4、M5与PMOS管 M3、M6作为开关，其中，Ml管的源端接地，栅端接差分输入信号的正相端，漏端接 节点1; M2管的源端接节点1，栅端接节点5，漏端接节点2; M3管的源端接电源，栅 端接节点5，漏端接节点2; M4管的源端接地，栅端接差分输入信号的反相端，漏端接 节点4; M5管的源端接节点4，栅端接节点6，漏端接节点3; M6管的源端接电源，栅 端接节点6，漏端接节点3 ； NMOS管M9和M10，与PMOS管M7和M8作为MOS管 电容，其中，M9的源端、漏端和衬底接地，栅端接节点1; MlO的源端、漏端和衬底接 地，栅端接节点4; M7的源端、漏端和衬底接电源，栅端接节点2; M8的源端、漏端和 衬底接电源，栅端接节点3; PMOS管Mll和NMOS管M12组成反相器，PMOS管M13 和NMOS管M14组成反相器，其中，Mll管的源端接电源，栅端接输入信号的正相端， 漏端接节点5，M12管的源端接地，栅端接输入信号的正相端，漏端接节点5; M13管的 源端接电源，栅端接输入信号的反相端，漏端接节点6，M12管的源端接地，栅端接输入 信号的反相端，漏端接节点6，M15管的源端接2，栅端接输入信号的正相端，漏端接节 点1，M16管的源端接3，栅端接输入信号的反相端，漏端接节点4。
2.根据权利要求1所述的降低电压摆幅驱动器，其特征在于，其用于DAC中的位置 为降低电压摆幅驱动器的差分输入端接DAC中锁存器的差分输出端，降低电压摆幅驱 动器的差分输出端接差分电流开关的输入端。
3.根据权利要求1所述的降低电压摆幅驱动器，其特征在于，所述的节点1与2之间 接M2和M15组成的CMOS开关，节点3与4之间接M5和M16组成的CMOS开关。
4.根据权利要求1所述的降低电压摆幅驱动器，其特征在于，所述的节点1和节点 4作为差分输出端接PMOS管组成的差分电流开关，节点2和节点3作为差分输出端接 NMOS管组成的差分电流开关。
5.根据权利要求1所述的降低电压摆幅驱动器，其特征在于，所述的电容的MOS管 M7 MlO中，M7和M8由PMOS管组成，M9和MlO由NMOS管组成。
全文摘要
本发明属于数模转换器集成电路技术领域，具体涉及一种改进型降低电压摆幅驱动器。该电路利用电容分压原理，降低输出电压的摆幅，通过调节电容比值来改变摆幅的大小。本发明采用CMOS开关技术改进开关，明显提高输出波形的斜率。该电路同时能够调节差分信号的交叉点的位置，避免差分电流开关同时处在关断的状态，大大提高了数模转换器的动态性能。该电路结构简单，易于实现，适合于高速数模转换器。
文档编号H03K19/0185GK102025365SQ200910195949
公开日2011年4月20日 申请日期2009年9月18日 优先权日2009年9月18日
发明者任俊彦, 叶凡, 李宁, 程龙, 许俊, 齐达 申请人:复旦大学