专利名称：半导体集成电路的利记博彩app
技术领域：
本发明涉及一种半导体集成电路，该半导体集成电路在其整体的通常动作(实际
动作)时和对电路动作是否正常进行确认的测试模式下，能够向外部输出信号。
背景技术：
近年来，随着半导体集成电路的微小化发展，半导体芯片的尺寸变得越来越小，影 响电路规模的端子(输入输出端子)数量也从而受到限制。 因此，在半导体集成电路上不容易设置多个在电路正常动作时并不需要的端子， 例如，对电路动作是否正常进行确认的测试电路的测试端子、或者对电路动作是否正常进 行监测的监测电路的监测端子等。 对此，专利文献1 (日本国专利申请公开特开平10-221408号公报，1998年8月21 日公开)揭示了一种利用较少的外部输出端子进行分割测试的测试电路。该测试电路，在 其各电路块之间的配线上分别配置多路器(multiplexer)，并通过提供预定的控制信号，可 用1个外部输出端子进行电路的分割测试。 在表示电路动作是否正常的确认结果的信号为数字信号(编码信号)且由测试电 路输出的情况下，为了向外部输出用于表示该确认结果的信号，需要设置与该数字信号的 位数相同数量的信号线。举其中一例，例如将4位的数字信号作为表示上述确认结果的信 号向外部输出时，则需要4条信号线。 在此，针对1条信号线必须设置1个外部输出端子(测试端子)。因此，在专利文 献1所揭示的测试电路中，向外部输出作为表示上述确认结果的信号的多位数字信号时， 外部输出端子会增多。 另外，就专利文献1所揭示的测试电路来说，由于有必要对测试电路本身的结构
进行改进，因此相较于周知的测试电路，无法避免测试电路结构的复杂化。 如上所述，专利文献1所揭示的技术存在不适于半导体集成电路的微小化的问题。
发明内容
本发明鉴于上述问题而开发的，其目的在于提供一种适于微小化的半导体集成电路。
为了实现上述目的，本发明的半导体集成电路具备对电路动作是否正常进行确认 并输出表示该确认结果之编码信号的测试电路，其特征在于，还具备将上述测试电路输出 的编码信号转换成模拟信号将该模拟信号输出到外部的模拟转换电路。 根据上述构成，模拟转换电路将由测试电路输出的、并表示电路动作是否正常的 确认结果的编码信号转换成模拟信号，即，将2值的数字信号转换成模拟信号，其2值的数 字信号的值被转换成多值，并向外部输出该模拟信号。因此，能够将多位的数字信号(多种 类的编码信号)转换成l种模拟信号，并将其输出到外部。由此，在本发明所提供的半导体 集成电路中，能够削减由测试电路输出表示确认结果的信号时所需的输出端子数。
另外，根据上述结构，无需特意改进测试电路本身的结构也能削减由测试电路输 出表示确认结果的信号时所需的输出端子数，因此可使用周知的测试电路，并且能够避免 测试电路结构的复杂化。 因此，本发明所提供的半导体集成电路适于微小化要求。 综上所述，本发明所提供的半导体集成电路具备对电路动作是否正常进行确认 并输出表示该确认结果的编码信号的测试电路、以及用于将上述测试电路所输出的编码信 号转换为模拟信号并将该模拟信号输出到外部的模拟转换电路。
因此，可实现半导体集成电路的微小化需求。
图1是表示本发明一实施方式所提供的半导体集成电路的概略结构的框图。 图2是表示数字模拟转换电路的具体电路结构的一个示例图。 图3是表示数字模拟转换电路的具体电路结构的其他示例图。 图4是表示本发明其他实施方式所提供的半导体集成电路的概略结构的框图。 图5是表示图4所示的半导体集成电路的变形例所涉及的半导体集成电路概略结
构的框图。 图6是表示本发明又一其他实施方式所提供的半导体集成电路的概略结构的框 图。 图7是表示在本发明所提供的半导体集成电路中省略掉测试电路后的概略结构 的框图。 图8是表示本发明的前提技术所涉及的半导体集成电路的概略结构的框图。
图9a是表示数据锁存电路的具体电路结构的一个示例图。
图9b是表示数据锁存电路的具体电路结构的其他示例图。 图10是表示在使用图2所示的DA转换电路的情况下根据待机信号停止DA转换 电路动作的具体电路结构的一个示例图。 图11是表示在使用图3所示的DA转换电路的情况下根据待机信号停止DA转换
电路动作的具体电路结构的一个示例图。 符号说明 1、2 电路块(电路) 3 测试电路 4 外部输出端子 5A 5D 输入端子(编码信号的输入端子) 6 数字模拟转换电路(模拟转换电路) 7 输出端子(模拟信号的输出端子) 10 、40 、50 、60 半导体集成电路
40 数据锁存电路(保持电路)
具体实施例方式(前提技术)
图8是，作为本发明的前提技术的半导体集成电路的概略结构框图。 如图8所示，半导体集成电路80具备作为电路块A的电路块(电路)1、作为电路
块B的电路块(电路)2、以及测试电路3 。 电路块1上连接有信号线SigOA的一端、信号线SiglA的一端、信号线Sig2A的一 端、以及信号线Sig3A的一端。 信号线SigOA的另一端通过测试电路3连接到信号线SigOB的一端上。信号线 SiglA的另一端通过测试电路3连接到信号线SiglB的一端上。信号线Sig2A的另一端通 过测试电路3连接到信号线Sig2B的一端上。信号线Sig3A的另一端通过测试电路3连接 到信号线Sig3B的一端上。 信号线SigOB的另一端、信号线SiglB的另一端、信号线Sig2B的另一端、以及信 号线Sig3B的另一端则与电路块2相连接。 信号线SigOA的另一端还通过测试电路3连接到信号线SigOT的一端上。信号线 SiglA的另一端还通过测试电路3连接到信号线SiglT的一端上。信号线Sig2A的另一端 还通过测试电路3连接到信号线Sig2T的一端上。信号线Sig3A的另一端还通过测试电路 3连接到信号线Sig3T的一端上。 在信号线SigOT的另一端上设有外部输出端子4A。在信号线SiglT的另一端上设 有外部输出端子4B。在信号线Sig2T的另一端上设有外部输出端子4C。在信号线Sig3T 的另一端上设有外部输出端子4D。 电路块1和2均是诸如可实施预定的逻辑演算处理的通用电路系统，具备 CPU(Central Processing Unit :中央处理器)芯片等。另外，电路块1和2例如构成 ASIC (Application Specific Integrated Circuirt :专用集成电路)或者MCM(Multi Chip Module :多芯片组件)，适合用作各种通信设备、汽车、或者家用电器产品的控制电路等。
测试电路3是以确认电路块1和电路块2的动作是否正常为目的而设置的周知的 测试电路。 例如，进行半导体集成电路80的成品评价及出货测试检查时，需要确认电路块1 及电路块2本身的动作是否正常，以及电路块1和电路块2的连接状况是否得当。
为了实施针对电路块1的上述确认作业，测试电路3将从电路块1通过各信号线 SigOA Sig3A传送过来的测试信号分别提供到与上述各信号线SigOA Sig3A相连接的 各信号线SigOT Sig3T上。接收上述测试信号的各信号线SigOT Sig3T，分别通过设在 其另一端的各外部输出端子4A 4D向外部输出测试信号(即作为编码信号的数字信号， 表示电路动作是否正常的确认结果)。通过测定分别从外部输出端子4A 4D输出的测试 信号，便可实施针对电路块1的上述确认作业。 为了实施针对电路块2的上述确认作业，测试电路3根据从电路块1通过各信
号线SigOA Sig3A传送过来的测试信号来生成的新测试信号，通过分别与各信号线
Sig0A Sig3A相连接的各信号线Sig0B Sig3B提供给电路块2。接收到上述新测试信
号的电路块2通过其自身的输出端子(未图示)，向外部输出该新测试信号。通过测定电路
块2的输出端子所输出的新测试信号，便可实施针对电路块2的上述确认作业。 在此，作为测试信号及新测试信号，可使用2值的数字信号(编码信号)。另外，各
信号线Sig0A Sig3A、各信号线Sig0B Sig3B、以及各信号线Sig0T Sig3T都能传送l位(bit:比特)的数字信号。即意味着，在半导体集成电路80中，通过各信号线SigOA Sig3A与各信号线SigOT Sig3T的测试信号、以及通过SigOB Sig3B的新测试信号，最 大可使用4位合计16值的数字信号。 当测试电路3所输出的测试信号是数字信号时，为了向外部输出该测试信号，需 要设置与该数字信号的位数相同数量的信号线。这对半导体集成电路80也不例外，为了向 外部输出作为测试信号的4位数字信号，设置了 4条信号线SigOT Sig3T。尤其是，在需 要向外部输出4位的数字信号时，必须针对各信号线SigOT Sig3T相应地配设各外部输 出端子4A 4D。 其结果，在半导体集成电路80中，为了实施对电路块1的上述确认作业，必须设置 通常动作时并不需要的4个输出端子(外部输出端子4A 4D)，因此产生不适于微小化需 求的问题。(实施方式) 图1是，本实施方式所提供的半导体集成电路的概略结构框图。 图1所示的半导体集成电路10，其除了具有图8所示的半导体集成电路80的结构
之外，还具备数字模拟转换电路(以下称之为"DA 转换电路")6。 在DA转换电路(模拟转换电路)6中，信号线SigOT的另一端连接于输入端子5A 上、信号线SiglT的另一端连接于输入端子5B上、信号线Sig2T的另一端连接于输入端子 5C上、信号线Sig3T的另一端连接于输入端子5D上。另外，DA转换电路6的输出端子7与 信号线SO的一端相连接。在信号线So的另一端上设有外部输出端子4。
经由各信号线SigOT Sig3T的上述测试信号分别通过输入端子5A 5D输入到 DA转换电路6中时，DA转换电路6将该测试信号从数字信号转换成模拟信号，并通过输出 端子7向信号线So输出该模拟信号的电路。经过信号线So的该模拟信号则通过外部输出 端子4输出到外部。针对电路块1的上述确认作业，可通过测定从外部输出端子4输出的 上述模拟信号来进行。另外，在DA转换电路6中，相对于4个输入端子(编码信号的输入 端子)5A 5D，只设有1个输出端子(模拟信号的输出端子)7， S卩，输出端子数比输入端子 数少。关于DA转换电路6，将在以下的图2和图3相关说明中详述。 在半导体集成电路10中，DA转换电路6将从测试电路3输出至各信号线SigOT Sig3T上的测试信号转换成模拟信号，S卩，将2值的数字信号转换成模拟信号，其2值的数字 信号的值被转换成多值，并向外部输出该模拟信号。在此，能够将4位的数字信号的测试信 号转换成具有16种振幅的1种模拟信号，并向外部输出该模拟信号。根据于此，在半导体 集成电路10中，只需将通常动作时并不需要但对电路块1实施上述确认作业时必需的输出 端子设置为1个(仅一个外部输出端子4)即可，因此满足微小化需求。
图2是表示DA转换电路6的具体电路结构的一个例图。 如图2所示的DA转换电路6，其具备转换器20A 20D、p沟道型MOSFET(以下称 之为"P晶体管")21A 21D、 n沟道型MOSFET(以下称之为"n晶体管")22A 22D、电阻 23A 23D、电阻24A 24D以及电阻25。 "MOSFET"是"Metal-Oxide Semiconductor Field Effect Transistor"(金属-氧化物-半导体场效应管)的简称。 输入端子5A上连接有转换器20A的输入端。转换器20A的输出端上连接有p晶 体管21A的栅极和n晶体管22A的栅极。n晶体管22A的源极接地。p晶体管21A的源极连接在标准电压源(未图示)上，该标准电压源用于决定电压值VDD或者要输出的模拟信 号的电压。P晶体管21A的漏极和n晶体管22A的漏极相连接，并且连接到电阻23A的一端 上。 输入端子5B上连接有转换器20B的输入端。转换器20B的输出端上连接有p晶 体管21B的栅极和n晶体管22B的栅极。n晶体管22B的源极连接地。p晶体管21B的源 极连接在上述未图示的标准电压源上。P晶体管21B的漏极和n晶体管22B的漏极相连接， 并且连接到电阻23B的一端上。 输入端子5C上连接有转换器20C的输入端。转换器20C的输出端上连接有p晶 体管21C的栅极和n晶体管22C的栅极。n晶体管22C的源极连接地。p晶体管21C的源 极连接在上述未图示的标准电压源上。P晶体管21C的漏极和n晶体管22C的漏极相连接， 并且连接到电阻23C的一端上。 输入端子5D上连接有转换器20D的输入端。转换器20D的输出端上连接有p晶 体管21D的栅极和n晶体管22D的栅极。n晶体管22D的源极连接地。p晶体管21D的源 极连接在上述未图示的标准电压源上。P晶体管21D的漏极和n晶体管22D的漏极相连接， 并且连接到与电阻23D的一端上。 电阻24A的一端接地。另外，电阻23A的另一端上连接有电阻24A的另一端和电阻
24B的一端。电阻23B的另一端上连接有电阻24B的另一端和电阻24C的一端。电阻23C
的另一端上连接有电阻24C的另一端和电阻24D的一端。电阻23D的另一端上连接有电阻
24D的另一端、电阻25的一端以及输出端子7。电阻25的另一端接地。 电阻23A 23D和电阻25的各电阻值相同，同时，电阻24A 24D的各电阻值也
相同。另外，各电阻23A 23D的电阻值、电阻25的电阻值大致是各电阻24A 24D的电
阻值的2倍。 如图2所示的DA转换电路6，当有通过各信号线SigOT Sig3T(参照图1)的4 位的上述测试信号分别经输入端子5A 5D被输入时，该DA变换电路6中会生成模拟电 压。该模拟电压具有，与上述测试信号的数字值"0000"至数字值"1111"的共计16个值 的各数字值相对应的，并且分别在0V至上述标准电压源的电压值之间所决定的16种电平 (振幅)，优选具有，为了随着上述数字值的增大能单调增加而逐段增大的16阶段电平(振 幅)。之后，图2所示的DA转换电路6将通过输出端子7输出已生成的模拟电压。此外，在 图2所示的DA转换电路6中，取代来自上述标准电压源的电压，也可从外部施加具有任意 电压值的电压。 图3是表示DA转换电路6的具体电路结构的其他例图。 如图3所示的DA转换电路6，其具备转换器30A 30D、p晶体管31A 31D、以及 电阻32A 32D。 输入端子5A上连接有转换器30A的输入端。转换器30A的输出端上连接有p晶 体管31A的栅极。p晶体管31A的源极与未图示的标准电压源相连接。p晶体管31A的漏 极通过电阻32A与输出端子7相连接。 输入端子5B上连接有转换器30B的输入端。转换器30B的输出端上连接由p晶 体管31B的栅极。p晶体管31B的源极与未图示的标准电压源相连接。p晶体管31B的漏 极通过电阻32B与输出端子7相连接。
7
输入端子5C上连接有转换器30C的输入端。转换器30C的输出端上连接有p晶 体管31C的栅极。p晶体管31C的源极与未图示的标准电压源相连接。p晶体管31C的漏 极通过电阻32C与输出端子7相连接。 输入端子5D上连接有转换器30D的输入端。转换器30D的输出端上连接有p晶 体管31D的栅极。p晶体管31D的源极与未图示的标准电压源相连接。p晶体管31D的漏 极通过电阻32D与输出端子7相连接。 另外，电阻32D的电阻值为R时，电阻32C的电阻值为2XR，电阻32B的电阻值为 4XR，电阻32A的电阻值为8XR。 如图3所示的DA转换电路6，当由通过各信号线SigOT Sig3T(参照图1)的4 位的上述测试信号分别经输入端子5A 5D被输入时，该DA转换电路6中会生成模拟电 流。该模拟电流具有，与上述测试信号的数字值"0000"到数字值"1111"的共计16个值的 各数字值相对应的，并且分别在OA至预定电流值之间所决定的16种电流值(振幅)，优选 具有，为了随着上述数字值的增大能单调增加而逐段增大的16阶段的电流值(振幅)。之 后，图3所示的DA转换电路6将通过输出端子7输出已生成的模拟电流。
具体而言，图3所示的DA转换电路6，分别使具有电流值Ia(电流值Ia是电流值 I的1/16)的电流流过电阻32A、使具有电流值2Ia的电流流过电阻32B、使具有电流值4Ia 的电流流过电阻32C、以及使具有电流值8Ia的电流流过电阻32D，并且可根据上述数字值 适当组合上述电流值Ia、电流值2Ia、电流值4Ia以及电流值8Ia等各电流，由此能够任意 生成并输出具有上述16种电流值的电流。图2和图3所示的DA转换电路6分别是由R-2R 梯形(ladder)电路和单纯的电流加法电路构成的周知的DA转换电路，因此省略其动作原 理的详细说明。 图4是，表示本发明所提供的其他半导体集成电路的概略结构的框图。 如图4所示的半导体集成电路40，其除了具备图1所示的半导体集成电路10的结
构之外，还具备数据锁存电路(保持电路)41。 数据锁存电路41设在测试电路3和DA转换电路6之间。 具体而言，信号线SigOT的另一端通过数据锁存电路41连接到信号线SigOL的一 端上；信号线SiglT的另一端通过数据锁存电路41连接到信号线SiglL的一端上；信号线 Sig2T的另一端通过数据锁存电路41连接到信号线Sig2L的一端上；信号线Sig3T的另一 端通过数据锁存电路41连接到信号线Sig3L的一端上。另外，信号线SigOL的另一端、信 号线SiglL的另一端、信号线Sig2L的另一端以及信号线Sig3L的另一端分别通过输入端 子5A、输入端子5B、输入端子5C以及输入端子5D连接到DA转换电路6上。
数据锁存电路41是周知的锁存电路，其具有，当上述测试信号通过各信号线 SigOT Sig3T被输入时，在预定期间内保持该测试信号的功能。 在此虽未图示，半导体集成电路40还具备用于综合控制电路块1和/或电路块2 的各种动作的CPU (Central Processing Unit)等内部控制装置。此外，锁存电路41的采 样定时和数据锁存电路41保持上述测试信号的期间可根据由上述内部控制装置所提供的 用于传送特定内部控制信号的信号线的功能来进行适当选择。举一例来说，根据内部控制 装置从半导体集成电路中读取信息时所使用的信号(READ信号)，在该信号有效(active) 时，可由锁存电路41保持测试信号。
图5是表示图4所示半导体集成电路40的变形例之概略结构的框图。 如图5所示的半导体集成电路50，其主要结构与图4所示的半导体集成电路40的
结构相同。 在图5所示的半导体集成电路50中，可省略上述内部控制装置，同时通过端子51 可外接一外部控制装置。此外，该外部控制装置具有通过向数据锁存电路41提供外部控制 信号来适当地设定由数据锁存电路41保持该测试信号的期间的功能。因此，根据上述外部 控制装置所提供的外部控制信号，可以适当地设定数据锁存电路41保持该测试信号的期 间。由此，由数据锁存电路41保持该测试信号的期间，可与电路块1和/或电路块2的动 作状态无关地，适当设定为任意的期间。 在图4所示的半导体集成电路40和图5所示的半导体集成电路50中，通过在DA 转换电路的前级设置数据锁存电路41，从而能够在所希望的期间内保持要输入到DA转换 电路6中的上述测试信号，进而能够保持由DA转换电路6通过信号线So所输出的模拟信 号的值(模拟值)，其中，数据锁存电路41可根据内部控制信号或者外部控制信号来决定上 述测试信号的保持期间。 作为数据锁存电路41的具体电路结构的例子，可举出在由信号线SigOT Sig3T 和信号线SigOL Sig3L的各个组合上设置周知的DFF(DelayFlip-Flop)的结构，其中，上 述信号线SigOL Sig3L通过数据锁存电路41分别与信号线SigOT Sig3T相连接。关 于上述各个组合，就DFF而言，其数据输入端子连接在与其相对应的信号线SigOT Sig3T 中任意信号线的另一端上，其时钟输入端子连接在用于向数据锁存电路41提供内部控制 信号的信号线上，其输出端子连接在信号线SigOL Sig3L中任意信号线的一端上，其中， 上述信号线SigOL Sig3L通过数据锁存电路41应连接在与其相对应的任意的信号线 SigOT Sig3T上。参照图9a说明一下信号线SigOT和信号线SigOL的组合例。图9a所示 的DFF410，其数据输入端子D连接在信号线SigOT的另一端上，其时钟输入端子CK连接在 用于向数据锁存电路41提供内部控制信号的信号线上，其输出端子Q连接在信号线SigOL 的一端上。 另外，作为数据锁存电路41的其他的具体电路结构的例子，可举出在由信号线 SigOT Sig3T和信号线SigOL Sig3L的组合上设置周知的延迟锁存集成电路(以下 称之为D锁存IC ;Delay Latch Integrated Circuit)的结构，其中，上述信号线SigOL Sig3L通过数据锁存电路41分别与SigOT -Sig3T相连接。关于上述各个组合，就D锁存 IC而言，其数据输入端子连接在与其相对应的信号线SigOT Sig3T中任意信号线的另一 端上，其栅极连接在用于向数据锁存电路41提供内部控制信号的信号线上，其输出端子连 接在信号线SigOL Sig3L中任意信号线的一端上，其中，上述信号线SigOL Sig3L通过 数据锁存电路41应连接在与其相对应的任意的信号线SigOT Sig3T上。参照图9b说明 一下信号线SigOT和信号线SigOL的组合例。图9b所示的D锁存IC411，其数据输入端子 D连接在信号线SigOT的另一端上，其栅极G连接在用于向数据锁存电路41提供内部控制 信号的信号线上，其输出端子Q连接在信号线SigOL的一端上。 另夕卜，图9a和图9b分别所涉及的内部控制信号可置换为外部控制信号(参照图 5)。还有，向作为数据锁存电路41的DFF410或者D锁存IC411输入测试信号时，可利用周 知的惯用技术实施该测试信号的各保持要领。
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图6是表示本发明所提供的其他半导体集成电路之概略结构的框图。 如图6所示的半导体集成电路60，其主要结构与图1所示的半导体集成电路10的
结构相同。 但是，图6所示的半导体集成电路60根据待机信号可以停止DA转换电路6的动 作。 根据上述结构，不需要DA转换电路6的功能时，通过在预定期间内停止其动作，可 实现半导体集成电路的低功耗化。另外，上述DA转换电路的动作停止期间，可通过上述内 部控制装置来定，即，可以根据电路块1和/或者电路块2的动作状态来决定，亦可与该动 作状态无关地任意决定。 使用图2所示的DA转换电路6的情况下，为了能根据待机信号来停止DA转换电 路6的动作，可例举图10所示的在DA转换电路6上增设了 p晶体管100的结构。在p晶 体管IOO中，其栅极连接在提供待机信号的信号线(未图示)上，其源极连接在用于决定电 压值VDD或者要输出的模拟信号之电压的标准电压源(未图示)上，其漏极连接在p晶体 管21A 21D的各源极上。即，p晶体管100位于p晶体管21A 21D的各源极和上述标准 电压源之间。通常，待机信号以由高电平及低电平组成的2值信号的形式提供到p晶体管 100上，然而，当该待机信号为高电平信号时，由于p晶体管100为截止状态，所以可截断施 加到P晶体管21A 21D的源极的电压(源电压)，从而可以停止DA转换电路6的动作。
使用图3所示的DA转换电路6的情况下，为了能根据待机信号停止DA转换电路 6的动作，可例举图11所示的在DA转换电路6上增设了 p晶体管110的结构。在p晶体 管110中，其栅极连接在提供待机信号的信号线(未图示)上，其源极连接在用于决定电压 值VDD或者要输出的模拟信号之电压的标准电压源(未图示)上，其漏极连接在p晶体管 31A 31D的各源极上。即，p晶体管110位于p晶体管31A 31D的各源极和上述标准电 压源之间。通常，待机信号以由高电平及低电平组成的2值信号的形式提供到p晶体管110 上。然而，当该待机信号是高电平信号时，由于P晶体管110为截止状态，所以可截止施加 到P晶体管31A 31D的源极的电压(源电压)，从而可使DA转换电路6的动作停止。
在本发明所提供的各半导体集成电路中，通过提高未图示的外部测定装置的精 度，可以进一步增加测试信号的位数，从而能够进一步提高外部输出端子的削减效果。例 如，虽然在上述各半导体集成电路中设想的是输出4位的数字信号的测试电路3，但是在输 出8位的数字信号的测试电路3中也同样能将外部输出端子减少为1个。
另外，在本发明的各半导体集成电路中，如图7所示的半导体集成电路70，可省略 测试电路。在此情况下，来自电路块1的数字信号通过信号线SigOA Sig3A，再分别通过 与各个信号线SigOA Sig3A相连接的输入端子5A 5D输入到DA转换电路6中时，该DA 转换电路6将所输入的该数字信号转换成模拟信号，并通过输出端子7向信号线So输出该 模拟信号。经过信号线So的该模拟信号将通过外部输出端子4输出到外部。
在本实施方式中，作为编码信号，使用2值的数字信号进行了说明，但是该编码信 号不限定于此。即，作为该编码信号，可使用编码成二进制的信号、或以n进制(n是自然 数)被编码的信号等任意信号。 本发明并不局限于上述实施方式，可在权利要求的范围内进行各种的变更。S卩，在 权利要求范围内通过组合适当变更的技术手段所获得的实施方式也属于本发明的技术范围。 为了解决现有技术中存在的上述课题，本发明提供了一种具备测试电路的半导体 集成电路，该测试电路用于对电路动作是否正常进行确认并输出表示上述确认结果的编码 信号，本发明的半导体集成电路的特征在于还具备将上述测试电路所输出的编码信号转 换成模拟信号并将该模拟信号输出到外部的模拟转换电路。 根据上述结构，模拟转换电路将由测试电路输出的、并表示电路动作是否正常的
确认结果的编码信号转换成模拟信号，即，将2值的数字信号转换成模拟信号，其2值的数
字信号的值被转换成多值，并向外部输出该模拟信号。因此，能够将多位的数字信号(多种
类的编码信号)转换成l种模拟信号，并将其输出到外部。由此，在本发明所提供的半导体
集成电路中，能够削减由测试电路输出表示确认结果的信号时所需的输出端子数。 另外，根据上述结构，无需特意改进测试电路本身的结构也能削减由测试电路输
出用于表示确认结果的信号时所需的输出端子数，因此可以使用周知的测试电路，并且能
够避免测试电路结构的复杂化。 根据以上所述，本发明所提供的半导体集成电路满足微小化需求。 此外，本发明所提供的半导体集成电路，还具有如下特征，S卩，上述模拟转换电路
生成具有与上述编码信号的值相对应的振幅的模拟电压或者电流，并将已生成的模拟电压
或者电流作为上述模拟信号。 根据上述构成，可生成模拟电压或者电流并将其作为模拟信号向外部进行输出， 而这里所述的模拟电压或者电流，具有与表示测试电路的确认结果的编码信号的值相应的 振幅。例如，在表示测试电路的确认结果的编码信号是4位的数字信号的情况下，可根据该 数字信号，生成与该数字信号的各数字值相对应的并具有合计16种振幅的模拟电压或者 电流，并以此作为模拟信号向外部进行输出。于是，在模拟转换电路的后级部分(即，传送 模拟信号时)，可以将模拟转换电路的前级部分(即，传送编码信号时)所需要的4条信号 线减少到1条，与此同时，能够将用于输出表示测试电路的确认结果之信号的输出端子数 从4个减少到l个。 另外，本发明的半导体集成电路的特征在于还具备保持电路，该保持电路能够在 预定的期间内保持要输入到上述模拟转换电路的上述编码信号。 根据上述结构，通过由保持电路在预定的期间内保持编码信号之后，再向模拟转 换电路输入该编码信号，从而能够在所希望的定时向模拟转换电路提供上述编码信号。此 外，可根据上述电路的动作状况来决定上述保持电路对编码信号进行保持的期间，也可与 上述电路的动作状况无关地任意决定上述期间。 此外，本发明的半导体集成电路的特征在于当输入表示动作停止的信号时，上述 模拟转换电路在预定的期间内停止其动作。 根据上述结构，在不需要模拟转换电路的功能的情况下，通过在预定的期间内停 止其动作，可实现低功耗化。此外，可根据上述电路的动作状态来决定上述模拟转换电路的 动作停止期间，也可与上述电路的动作状况无关地任意决定上述期间。 另外，本发明的半导体集成电路的特征在于上述模拟转换电路中的上述模拟信 号的输出端子比上述编码信号的输入端子少。 根据上述结构，由于表示测试电路的确认结果的信号的输出端子数变少，因此能够实现半导体集成电路的微小化。 此外，上述具体实施方式
或实施例仅仅是用于说明本发明技术内容的示例。本发 明不限于上述具体示例，不应对本发明进行狭义的解释，可在本发明的精神和权利要求的 范围内进行各种变更来实施之。
工业可利用性 由于本发明是一种具备测试电路的半导体集成电路，该测试电路对电路动作是否 正常进行确认，并且输出表示上述确认结果的数字信号，适合于进行微小化。因此，适合作 为在各种半导体集成电路的通常动作时和测试模式下能够向外部输出信号的半导体集成 电路而使用。
权利要求
一种半导体集成电路，具备对电路动作是否正常进行确认并输出表示该确认结果的编码信号的测试电路，其特征在于还具备模拟转换电路，该模拟转换电路将上述测试电路所输出的编码信号转换成模拟信号并将该模拟信号输出到外部。
2. 根据权利要求1所述的半导体集成电路，其特征在于上述模拟转换电路生成模拟电压，并将已生成的该模拟电压作为上述模拟信号，其中， 该模拟电压具有与上述编码信号的值相对应的振幅。
3. 根据权利要求1所述的半导体集成电路，其特征在于上述模拟转换电路生成模拟电流，并将已生成的该模拟电流作为上述模拟信号，其中， 该模拟电流具有与上述编码信号的值相对应的振幅。
4. 根据权利要求1所述的半导体集成电路，其特征在于还具有在预定的期间内保持要输入到上述模拟转换电路中的上述编码信号的保持电路。
5. 根据权利要求4所述的半导体集成电路，其特征在于根据上述电路的动作状态，决定由上述保持电路保持上述编码信号的期间。
6. 根据权利要求4所述的半导体集成电路，其特征在于与上述电路的动作状态无关地，任意决定由上述保持电路保持上述编码信号的期间。
7. 根据权利要求1所述的半导体集成电路，其特征在于当表示动作停止的信号被输入到上述模拟转换电路中时，该模拟转换电路在预定的期 间内停止其动作。
8. 根据权利要求7所述的半导体集成电路，其特征在于 根据上述电路的动作状态，决定上述模拟转换电路停止其动作的期间。
9. 根据权利要求7所述的半导体集成电路，其特征在于与上述电路的动作状态无关地，任意决定上述模拟转换电路停止其动作的期间。
10. 根据权利要求1所述的半导体集成电路，其特征在于在上述模拟转换电路中，上述模拟转换信号的输出端子数比上述编码信号的输入端子 数少。
全文摘要
半导体集成电路(10)具备数字模拟转换电路(6)。在数字模拟转换电路(6)中，当测试信号通过各信号线Sig0T～Sig3T并分别从输入端子5A～5D输入时，该数字模拟转换电路(6)将该测试信号从数字信号转换成模拟信号，并通过输出端子7向信号线So输出该模拟信号。信号线So上的模拟信号经外部输出端子(4)被输出到外部。因此能够获得适于微小化的半导体集成电路。
文档编号H03K19/0175GK101753124SQ200910163740
公开日2010年6月23日 申请日期2009年8月13日 优先权日2008年12月17日
发明者桥本芳德 申请人:夏普株式会社