专利名称：输出电路的利记博彩app
技术领域：
本发明涉及CMOS构成的输出电路，更具体地说，涉及防止使用于同步整流方 式降压型DC-DC转换器的开关电路中直通电流的发生。
背景技术：
以往，在使用于同步整流方式降压型DC-DC转换器等的CMOS构成的输出电路， PMOS晶体管的栅极与丽OS晶体管的栅极连接，若将共用的控制信号输入各栅极， 则该控制信号从高电平转换为低电平，或从低电平转换为高电平时，发生所述PM0S 晶体管与NMOS晶体管双方同时接通的期间，导致流过大的直通电流。因此,产生了 由于该直通电流导致增加消耗电流，同时，电源中产生大噪声的问题。 于是，为了防止这样的直通电流，使用如图l所示的输出电路。 图2是表示图1所示的输出电路中各部分的电压波形例的时间图。 在图2中，IN表示输入端的状态，PH表示PMOS晶体管M101的栅极电压，A表示 NAND电路114的另一方输入信号，B表示N0R电路111的另一方输入信号，NL表示醒0S 晶体管M102的栅极电压，M101表示丽OS晶体管M101的接通/断开状态，M101表示 NM0S晶体管M102的接通/断开状态，OUT表示输出电路的输出端OUT的状态。
当输入端IN为低电平时，由于NAND电路114的输出信号为高电平，因此，反相 器115的输出信号变为低电平，丽OS晶体管M102的栅极电压NL变为低电平，因此， 醒OS晶体管M102断开。由于丽0S晶体管M102的栅极电压NL是低电平，因此，NOR电 路111的另一方输入信号B也变为低电平，N0R电路111的输出信号变为高电平。而 且，由于反相器112的输出信号变为低电平，因此，PM0S晶体管M101的栅极电压ra 也变为低龟平，PM0S晶体管M101接通。PM0S晶体管M101的栅极电压PH通过缓冲电 路113输入到NAND的另一方输入端，因此，NAND电路114的另一方输入信号A为低电 平。
接着，若输入端IN变为高电平，贝,0R电路111的输出信号变为低电平，反相 器112的输出信号反转为高电平。但是，由于对PM0S晶体管M101的栅极电容充电，
因此，如图2所示，PMOS晶体管M101的栅极电压PH需要一段时间才能到达高电平。 若PM0S晶体管101的栅极电压PH达到电源电压Vdd/2，则缓冲电路113的输出信号A 反转为高电平输出，但是，由于对电容器C101充电，因此如图2所示，输出信号A 逐渐上升。
若PMOS晶体管M101的栅极电压ra上升而超出PMOS晶体管M101的阈值电压Vtp ， 则PMOS晶体管M101断开。此时，输入信号A没有到达Vdd/2，丽0S晶体管M102的栅 极电压NL仍然是低电平，丽OS晶体管M102保持断开。因此，能够防止发生直通电 流。
若缓冲电路113的输出信号的电压上升到Vdd/2，则NAND电路114的输出信号变 为低电平，因此，反相器115的输出信号变为高电平。但是，由于对NM0S晶体管102 的栅极电容充电，因此，如图6所示，NMOS晶体管M102的栅极电压NL逐渐上升。若 栅极电压NL到达NMOS晶体管M102的阈值电压Vtn,则NM0S晶体管102接通。若栅极 电压NL进一步上升到Vdd/2，则缓冲电路116的输出信号变为高电平。但是，由于 对电容器C102充电，则如图2所示，输入信号B还需要一段时间才能到达高电平。 即使NOR电路ll的另一方输入信号B变为高电平，由于输入信号IN己经是高电平， 因此，N0R电路111的输出信号不发生变化。
若输入端IN变为低电平，贝UNAND电路114的输出信号变为高电平，反相器115 的输出信号变为低电平。但是，由于对丽OS晶体管M102的栅极电容放电，因此， 如图2所示，栅极电压NL需要一段时间才能变为低电平。若醒0S晶体管M102的栅极 电压NL降低到Vdd/2，则缓冲电路116的输出信号反转为低电平，但是，由于对电 容器C102放电，因此，如图2所示，输入信号B还需要一段时间才能降低到低电平。
若丽OS晶体管M102的栅极电压NL降低到醒OS晶体管102的阈值电压Vtn，则 丽OS晶体管M102断开。此时，输入信号B的电压还未降低到Vdd/2， PM0S晶体管M101 的栅极电压PH仍然是高电平，因此，PMOS晶体管M101断开。因此，即使输入端IN 变化为低电平，也能够防止发生直通电流。
进而，若输入信号B的电压降低到Vdd/2,贝UN0R电路111变为高电平，因此， 反相器112的输出信号变为低电平，但是，由于对PM0S晶体管M101的栅极电容放电， 因此，如图2所示，栅极电压PH逐渐降低'。若栅极电压PH降低到PMOS晶体管M101的 阈值电压Vtn，则PMOS晶体管M101接通。若栅极电压PH降低到Vdd/2，则缓冲电路
113的输出信号变为高电平，但是，由于对电容器C101充电，因此，如图2所示， 输入信号A需要一段时间才能变为低电平。若缓冲电路113的输出信号变为低电平， 则NAND电路114的另一方输入信号A变为低电平，但是，由于输入端IN已经变为低 电平，因此，NAND电路114的输出信号不发生变化。
这样，在图1的电路，当输入端IN的信号电平转变时，PM0S晶体管M101与NM0S 晶体管M102不会同时接通，能够防止发生直通电流，但是，由于延迟电路利用缓 冲电路113的输出电流与电容器C101的充电放电，以及缓冲电路116的输出电流与 电容器C102的充电放电，而使用该延迟电路来回避PMOS晶体管M101与丽OS晶体管 M101同时成为接通状态，因此，必须使该延迟电路的延迟时间比PMOS晶体管MIOI 以及丽OS晶体管M102的接通时间长，阻碍了实行高速动作。为了尽量縮短所述延 迟时间，必须提高该延迟时间的精度，因此，需要增加用于实行微调等的调整电 路，增加了芯片面积以及制造工序，成为造成成本增加的主要原因。
于是，提出了一种如图3所示的不使用延迟电路的输出电路(例如，参照日本 特开2000-49586号公报)。
在图3，设定基准电压Vthp是PM0S晶体管M101的阈值电压以下，设定基准电压 Vthn是NMOS晶体管M102的阈值电压以下。
通过比较器124对PMOS晶体管M101的栅极电压PH与基准电压Vthp进行比较，若 栅极电压ra成为使得PM0S晶体管M101断开的电压，则比较器124输出高电平的信 号，以开放AND电路125的栅极。通过比较器126对醒0S晶体管M102的栅极电压NL与 基准电压Vthn进行比较，并且，若栅极电压NL成为使得NM0S晶体管M102断开的电 压，则比较器126输出高电平的信号，以开放NAND电路123的栅极。因此，能够防 止PMOS晶体管M101与丽OS晶体管M102同时接通，防止发生直通电流。
但是，在图3的输出电路，由于使用二个基准电压与二个比较器，因此，增大 了电路规模以及芯片尺寸，导致产生提高制造成本的问题。
发明内容
本发明就是为了解决上述现有技术所存在的问题而提出的，本发明的目的在 于提供一种能够抑制芯片尺寸的增大，且能够高速动作的输出电路。
本发明涉及一种输出电路，根据输入到输入端的输入信号，生成双态信号，
并将其从输出端输出，其特征在于，包括
PM0S晶体管，其连接在正侧电源电压与所述输出端之间；
醒0S晶体管，其连接在所述输出端与负侧电源电压之间；
第1反相器，被输入所述PMOS晶体管的栅极电压，其阈值电压具有滞后；
第2反相器，被输入所述丽OS晶体管的栅极电压，其阈值电压具有滞后；
所述输入信号与使得所述第2反相器的输出信号的信号电平反转的信号的0R
逻辑信号输入所述PMOS晶体管的栅极中，同时，所述输入信号与使得所述第l反相
器的输出信号的信号电平反转的信号的AND逻辑信号输入所述画OS晶体管的栅极中。
更具体地说，所述第1反相器与第2反相器的各高电压侧的阈值电压分别与所 述PMOS晶体管的阈值电压相等，同时，所述第1反相器与第2反相器的各低电压侧 的阈值电压分别与所述丽OS晶体管的阈值电压相等。
所述第1反相器与第2反相器的各输出信号从高电平转换为低电平时的阈值电 压比各输出信号从低电平转换为高电平时的阈值电压大。
下面说明本发明的效果。
按照本发明的输出电路，将所述输入信号与使得阈值电压中具有滞后的所述 第2反相器的输出信号的信号电平反转的信号的0R逻辑信号输入所述PM0S晶体管
的栅极中，同时，将所述输入信号与使得阈值电压中具有滞后的所述第l反相器的 输出信号的信号电平反转的信号的AND逻辑信号输入所述NMOS晶体管的栅极中。因
此，即使输入信号从低电平转换到高电平，或从高电平转换到低电平的情况下， PMOS晶体管与醒OS晶体管不会同时接通，能够防止发生直通电流。
由于不需要使用如同以往技术中的延迟电路，因此，不需要调整延迟时间， 能够实行高速动作。
由于不需要以往技术所需的基准电压和比较器，通过简化的电路就能够防止 发生直通电流，因此，能够抑制芯片尺寸的增大，实现降低成本。
另外，所述第1反相器与第2反相器的各高电压侧的阈值电压分别与所述PM0S 晶体管的阈值电压相等，同时，所述第1反相器与第2反相器的各低电压侧的阈值 电压分别与所述NMOS晶体管的阈值电压相等，因此，能够保证防止发生直通电流。
图l是表示以往的输出电路的电路例； 图2是表示图1的输出电路的各部分的波形例的时间图； 图3是表示以往的输出电路的其他电路例。 图4是表示本发明第一实施例的输出电路的电路例；
图5是用于说明图4的反相器5、 8的阈值电压滞后的图6是表示图4的输出电路1的各部分的波形例的时间图7是表示图4的输出电路1使用于同步整流方式降压型开关稳压器的例子；
具体实施例方式
下面,参照附图对于本发明的实施例进行详细地说明。
图4是表示本发明的输出电路的电路例。
在图4中，输出电路l根据输入到输入端IN的信号Sin，生成双态输出信号Sout， 并将其从输出端OUT输出。
输出电路1包括PM0S晶体管M1、画0S晶体管M2、 N0R电路2、 NAND电路3以及反 相器4、 5、 6、 7、 8、 9。例如，当输出电路l使用于同步整流方式降压型开关稳压 器时，PM0S晶体管M1构成开关晶体管，醒0S晶体管M2构成同步整流用晶体管，并 且，输出端OUT与电感器的一端连接。反相器5构成第一反相器，反相器8构成第二 反相器。
输入信号Sin分别输入N0R电路2的一方输入端和NAND电路3的一方输入端，NOR 电路2的输出端经由反相器4与PM0S晶体管M1的栅极连接。反相器4的输出端经由反 相器5、 6的串联电路与NAND电路3的另一方输入端连接。NAND电路3的输出端经由 反相器7与NM0S晶体管M2的栅极连接，进而，反相器7的输出端经由反相器8、 9的 串联电路与N0R电路2的另一方输入端连接。在电源电压Vdd与接地电压GND之间， PM0S晶体管M1与NM0S晶体管M2串联连接，PM0S晶体管M1与丽0S晶体管2的连接点构 成输出端OUT。
在这样的结构中，反相器5、 8的阈值电压有滞后。
图5是用于说明反相器5、 8的阈值电压滞后的线图，表示反相器5、 8的输入电 压与输出电压的关系例。图5中，黑色粗箭头表示输入电压上升时输出电压的变化，
黑色细箭头表示输入电压下降时输出电压的变化。
在图5中，当输入电压为OV时，输出电压变为高电平(idd)。若输入电压上升 至廿VH，则输出电压变为低电平tOV)，即使输入电压进一步上升到电源电压Vdd， 输出电压仍然保持低电平。
接着，若输入电压从电源电压Vdd开始降低，则从电压VH到低电压VL为止，输 出电压保持低电平。若输入电压到达VL，则输出电压返回到高电平，直到输入电 压变为0V，输出电压保持高电平。
设定电压VH与PM0S晶体管M1的阈值电压大致相等，电压VL与丽0S晶体管M2的 阈值电压大致相等。
图6是表示图4的输出电路的各部分的波形例的时间图。在图6中，PH表示PMOS 晶体管M1的栅极电压，SA表示NAND电路3的另一方输入信号，SB表示N0R电路2的另 一方输入信号，NL表示画0S晶体管M2的栅极电压，M1表示PM0S晶体管M1的接通/ 断开状态，M2表示NM0S晶体管M2的接通/断开状态。下面，参照图6对图4的输出电 路l动作进行说明。
当输入信号Sin为低电平时，NAND电路3的输出信号为高电平，因此，反相器7 的输出信号变为低电平，栅极电压NL变为低电平，因此，NM0S晶体管M2断开。
由于画0S晶体管M2的栅极电压NL是低电平，NOR电路2的另一方输入信号SB也 变为低电平，N0R电路2的输出信号变为高电平。进而，由于反相器4的输出信号变 为低电平，栅极电压ra也变为低电平，PM0S晶体管M1接通。PM0S晶体管M1的栅极 电压PH经由反相器5、 6输入到NAND电路3的另一方输入端，因此，NAND电路3的另 一方输入信号SA为低电平。
若输入信号Sin变为髙电平，贝IJN0R电路2的输出信号变为低电平，反相器4的 输出信号变为高电平，但是，由于对PM0S晶体管M1的栅极电容充电，因此，如图6 所示，栅极电压ra需要一段时间才能到达高电平。若PM0S晶体管M1的栅极电压PH 到达高电压侧的电压VH，则反相器5的输出信号的信号电平反转，并且，该输出信 号经由反相器6，作为高电平的输入信号SA输入到NAND电路3的另一方输入端。
这里，如上所述，将电压VH设为与PMOS晶体管Ml的阈值电压Vtp大致相等的电 压，因此，NAND电路3的另一方输入信号SA变为高电平，当NAND电路3的栅极开放 时，PM0S晶体管M1断开。此时，由于丽0S晶体管M2的栅极电压NL没有发生变化，
画0S晶体管M2保持断开。因此，当输入信号Sin从低电平转换为高电平时，能够防 止直通电流的发生。
若NAND电路3的另一方输入信号SA变为高电平，则由于NAND电路3的一方输入 信号Sin已经变为高电平，NAND电路3的输出信号变为低电平，反相器7的输出信号 变为高电平，但是，由于对醒0S晶体管M2的栅极电容充电，因此，如图6所示，栅 极电压NL逐渐上升，若栅极电压NL到达丽0S晶体管M2的阈值电压Vtn，则函OS晶体 管M2接通。此时，由于PM0S晶体管M1已经断开，不会有直通电流流过的现象。若 栅极电压NL进一步上升并到达电压VH，则从反相器8输出的输出信号的信号电平反 转，N0R电路2的另一方输入信号SB变为高电平。但是，输入信号Sin巳经变为高电 平，因此，PM0S晶体管M1的栅极电压PH不发生变化。
若输入信号Sin变为低电平，则从NAND电路3输出的输出信号变为高电平，从 反相器7输出的输出信号反转为低电平，但是，由于对丽0S晶体管M2的栅极电容放 电，因此，如图6所示，栅极电压NL需要一段时间才能到达低电平。若丽OS晶体管 M2的栅极电压NL降低到低电压侧的电压VL，则从反相器8输出的输出信号反转为高 电平，并且，经由反相器9，使得N0R电路2的另一方信号SB变为低电平。
这里，如上所述，电压VL设为与丽0S晶体管M2的阈值电压Vtn大致相等的电压， 因此，N0R电路2的另一方的输入信号SB变为低电平，当N0R电路2的栅极开放时，. NM0S晶体管M2断开。此时，由于PM0S晶体管M2的栅极电压ra还没有发生变化，PMOS 晶体管M1保持断开。因此，输入信号Sin从高电平转换为低电平时，能够防止发生 直通电流。
若N0R电路2的另一方输入信号SB变为低电平，则由于输入信号Sin已经变为低 电平，从N0R电路2输出的输出信号变为高电平，从反相器4输出的输出信号变为低 电平。但是，由于对PM0S晶体管M1的栅极电容放电，因此，如图6所示，栅极电压 ra逐渐降低。若栅极电压ra到达PMOS晶体管Ml的阈值电压Vtp，则PM0S晶体管M1接 通。此时，由于丽0S晶体管M2已经断开，没有直通电流流过。若栅极电压PH进一 步降低并到达电压VL，则从反相器5输出的输出信号反转为高电平，NAND电路3的 另一方输入信号SA变为低电平。但是，由于输入信号Sin已经变为低电平，因此， 丽OS晶体管M2的栅极电压NL不发生变化。
图7是表示图4的输出电路1使用于同步整流方式降压型开关稳压器情况下的 例子。
在图7中，开关稳压器21将作为输入电压输入的电源电压Vdd转换为规定的恒 压，并且，作为输出电压Vout从输出端0UT输出到负载20。
开关稳压器21包括输出电路1、基准电压发生电路22、输出电压检测用电阻 R21、 R22、电感器L21、平滑用电容器C21、相位补偿用电阻R23、电容器C22、 C23、 误差放大电路23、振荡电路24以及P丽比较器25。
基准电压发生电路22生成规定的基准电压Vref，并将其输出；输出电压检测 用电阻R21、 R22分压输出电压Vout，以生成分压电压VFB并将其输出；误差放大电 路23对输入的分压电压VFB与基准电压Vref的电压差实行放大，以生成输出信号 Eao，并将其输出。
振荡电路24生成规定的三角波信号TW，并将其输出；P丽比较器25根据输出信 号EAo与三角波信号TW生成脉冲信号Sin，并将其输出到输出电路l，所述脉冲信号 Sin用于控制PWM。
电感器L21连接在输出电路1的输出端与输出端0UT1之间，电阻R21、 R22串联 连接在输出端0UT1与接地电压GND之间，同时，电容器C21也连接在输出端0UT1与 接地电压GND之间，从电阻R21与R22的连接部分输出分压电压VFB。相位补偿用电 容器C22与电阻R21并联连接。在误差放大电路23中，分压电压VFB输入反相输入端， 基准电压Vref输入非反相输入端，输出端与P丽比较器25的反相输入端连接。
电阻R23与电容器C23的串联电路连接在误差放大电路23的输出端与接地电压 GND之间，该串联电路构成相位补偿电路。三角波信号TW输入P丽比较器25的非反 相输入端，PWM比较器25将脉冲信号Sin输出到输出电路l中。
在这样的结构中，若开关稳压器21的输出电压Vout增大，则误差放大电路23 的输出信号EAo的电压降低，从P丽比较器25输出的脉冲信号Sin的占空比变小。从 而，控制从输出电路l输出的输出信号Sout为高电平的时间縮短，输出信号Sout为 低电平的时间相应地变长，使得开关稳压器21的输出电压Vout降低。
若开关稳压器21的输出电压Vout减小，则误差放大电路23的输出信号EAo的电 压上升，从PWM比较器25输出的脉冲信号Sin的占空比增大。从而，控制从输出电 路l输出的输出信号Sout为高电平的时间变长，输出信号Sout为低电平的时间相应 地缩短，开关稳压器21的输出电压Vout上升。反复实行上述动作，保证输出电压
Vout稳定在规定的电压。
这样，本实施例的输出电路，即使输入信号Sin从低电平转换为高电平，或从 高电平转换为低电平，PM0S晶体管M1与醒0S晶体管M2也不会同时接通，能够防止 发生直通电流，由于不使用如以往技术中的延迟电路，因此，不需要调整该延迟 电路的延迟时间，能够实现高速动作。进而，使用了具有滞后功能的反相器代替 如图3所示的以往例的基准电压和比较器，因此，能够通过简化的电路防止发生直 通电流。而且，设定反相器5、 8所具有的各阈值电压的高电压侧与PM0S晶体管M1 的阈值电压大致相等，并设定反相器5、 8所具有的各阈值电压的低电压侧与醒0S 晶体管M2的阈值电压大致相等，因此，能够保证防止发生直通电流。
上面参照
了本发明的实施例，但本发明并不局限于上述实施例。在本 发明技术思想范围内可以作种种变更,它们都属于本发明的保护范围。
权利要求
1. 一种输出电路，根据输入到输入端的输入信号，生成双态信号，并将其从输出端输出，其特征在于，包括:PMOS晶体管，其连接在正侧电源电压与所述输出端之间；NMOS晶体管，其连接在所述输出端与负侧电源电压之间；第1反相器，被输入所述PMOS晶体管的栅极电压，其阈值电压有滞后；第2反相器，被输入所述NMOS晶体管的栅极电压，其阈值电压有滞后；所述PMOS晶体管的栅极中输入所述输入信号与使得所述第2反相器的输出信号的信号电平反转的信号的OR逻辑信号，同时，所述NMOS晶体管的栅极中输入所述输入信号与使得所述第1反相器的输出信号的信号电平反转的信号的AND逻辑信号。
2. 根据权利要求l中记载的输出电路，其特征在于所述第1反相器与第2反相器的各高电压侧的阈值电压分别与所述PM0S晶体管 的阈值电压相等，同时，所述第1反相器与第2反相器的各低电压侧的阈值电压分 别与所述NMOS晶体管的阈值电压相等。
3. 根据权利要求2中记载的输出电路，其特征在于所述第1反相器与第2反相器的各输出信号从高电平转换为低电平时的阈值电 压比各输出信号从低电平转换为高电平时的阈值电压大。
全文摘要
本发明提供一种能够抑制芯片尺寸的增大，且实现高速动作的输出电路。该输出电路包括反相器5与反相器8，所述反相器5中输入PMOS晶体管M1的栅极电压PH，所述反相器5的阈值电压有滞后，所述反相器8中输入NMOS晶体管M2的栅极电压NL，所述反相器8的阈值电压有滞后。将输入信号Sin与使得所述反相器8的输出信号的信号电平反转的信号的OR逻辑信号输入到所述PMOS晶体管的栅极，同时，将输入信号Sin与使得所述反相器5的输出信号的信号电平反转的信号的AND逻辑信号输入到所述NMOS晶体管的栅极。
文档编号H03K19/0185GK101388664SQ20081021279
公开日2009年3月18日 申请日期2008年9月12日 优先权日2007年9月13日
发明者萩野浩一 申请人:株式会社理光