专利名称：：耐高压的驱动电路的利记博彩app
技术领域：
：本发明总体涉及集成电路(ic)设计，更具体涉及驱动电路设计。
背景技术：
：半导体场效应晶体管采用二氧化硅或"氧化物"，作为栅极材料。对于给定的厚度，氧化物仅能够忍耐一定量的电压应力。在厚度每埃0.8-1.IV时，氧化层能够被瞬间击穿。甚至远低于上述击穿电压的过电压也能够降低栅氧化层完整性(GOI)，而引起最终的失效。在现代半导体集成电路(IC)中，通常存在栅氧化层可能受到过电压影响的情况。例如，在闪存(Flashmemory)器件中，编程写入或擦除都可能需要高达18V的电压。在电熔丝电路中，编程写入也可能需要高达2.7V的电压，而正常工作的电压仅为1.2V。这些高电压将特别地会在传输这些高电压的驱动器件上施加应力。这种驱动器件最常会釆用互补金属氧化物半导体(CMOS)反相器。图1示出了传统的反相器100,其包括与高压电源VDDQ相连的p型金属氧化物半导体(PMOS)晶体管110，与电源地VSS相连的n型金属氧化物半导体(NMOS)晶体管120。反相器100的PMOS晶体管110和NMOS晶体管120的栅极都与输入端IN相连。反相器100的PMOS晶体管110和NMOS晶体管120的漏极都与输出端OUT相连。PMOS晶体管110和NMOS晶体管120的衬底分别与VDDQ和VSS相连。当输入端IN接入VDDQ时，NMOS晶体管120的栅氧化层将受到VDDQ的影响，而PMOS晶体管110的栅氧化层却没有受到应力。另一方面，当输入端IN接入VSS时，将会对PMOS晶体管110的栅氧化层施加VDDQ。根据经验，NMOS晶体管120的栅氧化层比PMOS晶体管110的栅氧化层更容易受到电压应力的影响。表1记录了一组NMOS和PMOS栅氧化层的经时绝缘击穿(time-dependentdielectricbreakdown,TDDB)数据。在同样的应力电压下，NMOS晶体管的栅氧化层比PMOS晶体管栅氧化层约弱55倍。<table>tableseeoriginaldocumentpage5</column></row><table>因此需要一种具有改进NMOS栅氧化层坚固性(robustness)的反相器，从而得到较优的整体耐高压性。
发明内容为解决上述问题，本发明提供了一种耐高压反相器电路，包括PMOS晶体管，其源极和漏极分别与第一高压电源(VDDQ)和输出端相连，其栅极由第一信号控制，该第一信号具有在所述VDDQ和低压电源(VSS)之间的电压摆幅；和NMOS晶体管，其源极和漏极分别与所述VSS和所述输出端相连，其栅极由第二信号控制，该第二信号具有在第二高压电源(VDD)和所述VSS之间的电压摆幅，其中，所述VDD低于所述VDDQ，所述第一信号在所述VDDQ和所述VSS之间的电压摆动与所述第二信号在所述VDD和所述VSS之间的电压摆动始终在相同的方向。当结合附图进行阅读时，从下面的具体实施方式的描述中能够更好的理解本发明的结构和操作方法，以及其中附加的目的和优点。本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中图1为示出了传统的CMOS反相器的示意图。图2为根据本发明一个实施例示出的耐高压CMOS反相器的示意图。图3为示出了采用图2的耐高压CMOS反相器的字线驱动器的示意图。图4为示出了采用图2的耐高压CMOS反相器的熔丝模块的示意图。本发明是以示例的方式进行说明的，而不是以限制的方式进行说明，在附图中相同的标号对应相同的元件。具体实施例方式下述将提供CMOS反相器结构的详细描述，该CMOS反相器结构提高了耐高压性。图2为根据本发明一个实施例示出的耐高压CMOS反相器200的示意图。与图1中所示的传统CMOS反相器100类似，该CMOS反相器200也有串行连接在VDDQ和VSS之间的PMOS晶体管210和NMOS晶体管220,该PMOS晶体管210和NMOS晶体管220的漏才及都连4妄在输出端OUTPUT。然而，图2中的PMOS晶体管210和NMOS晶体管220的栅极并没有象图1所示的都连接在单个输入端IN，而是PMOS晶体管210和NMOS晶体管220的栅极是被分开的，PMOS晶体管210的栅极连接至第一输入端PIN;NMOS晶体管220的栅极连接至第二输入端NIN。所述第一输入端PIN在VDDQ和VSS之间摆动，而所述第二输入端NIN在另一个高压电源VDD和VSS之间摆动，该高压电源VDD低于所述VDDQ。当希望在输出端OUTPUT产生高电压输出时，两个输入端PIN和NIN将都接入VSS。然后PMOS晶体管210将被开启以将输出端OUTPUT上拉至VDDQ，且NMOS晶体管220将被关闭。当希望在输出端OUTPUT产生低电压输出时，所述PMOS晶体管210的输入端接入VDDQ，所述VDDQ会将所述PMOS晶体管210关闭，而在NMOS晶体管220的片册极上接入VDD，所述VDD开启所述NMOS晶体管220，然后所述NMOS晶体管220将输出端OUTPUT下拉至VSS。在上述方式中，NMOS晶体管220的栅极绝不会受到VDDQ的影响，VDDQ是能够引起其中栅氧化层损伤的较高电压。虽然当所述PIN处于VSS时PMOS210的栅极仍然受到VDDQ的影响，但参照表l，由于PMOS栅氧化层比NMOS栅氧化层更坚固，因此改进了反相器200全面的耐高压性。图3为示出了采用图2的耐高压CMOS反相器的字线驱动器300的示意图。该字线驱动器300包括降压转换器310以提供端PIN和端NIN的不同电压。PMOS晶体管312、314、315和317能够工作在高电压VDDQ。共源共栅(Cascoded)的PMOS晶体管312和315为NMOS晶体管322降压。同样地，共源共^JH々PMOS晶体管314和317为NMOS晶体管324降压。NMOS晶体管322和324，以及反相器332和338工作在相对较低的电源VDD(未示出)。因此，PIN节点和NIN节点上的电压是同步的，例如当PIN为高时，NIN也为高；反之亦然，但PIN和NIN同为高电压时，PIN明显地高于NIN。电路310仅为示范的降压转换器，本领域技术人员将不难以不同的结构构建该电路。图4为示出了采用图2的耐高压CMOS反相器的熔丝模块400的示意图。耐高压的CMOS反相器输出至开关NMOS晶体管410的栅极。当NMOS晶体管410被开启时，与所述NMOS晶体管410串联的熔丝420将被编程写入。在传统CMOS反相器中，在上电期间，在NMOS晶体管被开启之前，PMOS晶体管可在很短一段时间内被开启。当由传统驱动器控制所述熔丝模块400时，NMOS晶体管410在上电期间可能被暂时开启，这可能会引起熔丝420的误编程写入。因此，当采用分离的控制栅电压控制耐高压CMOS反相器时，由于较小的电压增加而使NMOS晶体管220可被较早地开启，从而防止反相器产生电压尖峰。因此，熔丝模块400将不会遇到误编程写入的问题。上述图示提供了多种不同的实施例或实现本发明不同特征的实施方式。描述了组成和工艺的具体实施例以帮助阐释本发明。当然，这些仅仅是实施例，并不是为了限制权利要求所描述的保护范围。虽然本发明在此是以具体化后的一个或多个具体示例描述的和图示思想和权利要求等效的范围可以做出各种修改和结构变化。因此，更为宽泛地解释附加的权利要求和采用与本发明范围一致的方式来解释从属权利要求都是适合的，正如后续权利要求中所阐述的。权利要求1、一种耐高压反相器电路，包括PMOS晶体管，其源极和漏极分别与第一高压电源(VDDQ)和输出端相连，其栅极由第一信号控制，该第一信号具有在所述VDDQ和低压电源(VSS)之间的电压摆幅；和NMOS晶体管，其源极和漏极分别与所述VSS和所述输出端相连，其栅极由第二信号控制，该第二信号具有在第二高压电源(VDD)和所述VSS之间的电压摆幅，其中，所述VDD低于所述VDDQ，所述第一信号在所述VDDQ和所述VSS之间的电压摆动与所述第二信号在所述VDD和所述VSS之间的电压摆动始终在相同的方向。2、根据权利要求1所述的耐高压反相器电路，其中，所述第一信号和所述第二信号的电压摆动同时发生。3、根据权利要求1所述的耐高压反相器电路，还包括降压转换器，其提供所述第一信号和所述第二信号。4、根据权利要求3所述的耐高压反相器电路，其中，所述降压转换器包括至少两个共源共栅(cascoded)的PMOS晶体管。5、根据权利要求1所述的耐高压反相器电路，还包括与开关器件串行连接的电熔丝单元，由所述耐高压反相器电路的输出控制所述开关器件。6、根据权利要求5所述的耐高压反相器电路，其中，所述开关器件为一个NMOS晶体管，所述NMOS晶体管的栅极耦合至所述耐高压反相器电路的输出端。7、一种熔丝控制电路，包括PMOS晶体管，其源极和漏极分别与第一高压电源VDDQ和输出端相连，其栅极由第一信号控制，该第一信号具有在所述VDDQ和低压电源(VSS)之间的电压摆幅；和NMOS晶体管，其源极和漏极分别与所述VSS和所述输出端相连，其栅极由第二信号控制，该第二信号具有在第二高压电源(VDD)和所述VSS之间的电压摆幅；和电熔丝单元，其与开关器件串行连接，所述开关器件的控制端耦合至所述输出端，其中，所述VDD低于所述VDDQ,所述第一信号在所述VDDQ和所述VSS之间的电压摆动与所述第二信号在所述VDD和所述VSS之间的电压摆动始终在相同的方向。8、根据权利要求7所述的熔丝控制电路，其中，所述第一信号和所述第二信号的电压摆动同时发生。9、根据权利要求7所述的熔丝控制电路，还包括降压转换器，其提供所述第一信号和所述第二信号。10、根据权利要求9所述的熔丝控制电路，其中，所述降压转换器包括至少两个共源共栅的PMOS晶体管。11、根据权利要求7所述的熔丝控制电路，其中，所述开关器件为一个NMOS晶体管，所述NMOS晶体管的栅极耦合至所述输出端。12、一种耐高压反相器电路，包括PMOS晶体管，其源极和漏极分别与第一高压电源VDDQ和输出端相连，其栅极由第一信号控制，该第一信号具有在所述VDDQ和低压电源(VSS)之间的电压摆幅；和NMOS晶体管，其源极和漏极分别与VSS和所述输出端相连，其栅极由第二信号控制，该第二信号具有在第二高压电源(VDD)和所述VSS之间的电压摆幅；和降压转换器，其提供所述第一信号和所述第二信号；其中，所述VDD低于所述VDDQ,所述第一信号在所述VDDQ和所述VSS之间的电压摆动与所述第二信号在所述VDD和所述VSS之间的电压摆动始终在相同的方向。13、根据权利要求12所述的耐高压反相器电路，其中，所述第一信号和所述第二信号的电压摆动同时发生。14、根据权利要求12所述的耐高压反相器电路，其中，所述降压转换器包括至少两个共源共栅的PMOS晶体管。15、根据权利要求12所述的耐高压反相器电路，还包括与开关器件串行连接的电熔丝单元，由所述耐高压反相器电路的输出控制所述开关器件。全文摘要本发明提出一种耐高压反相器电路，包括PMOS晶体管，其源极和漏极分别与第一高压电源VDDQ和输出端相连，其栅极由第一信号控制，该第一信号具有在所述VDDQ和低压电源(VSS)之间的电压摆幅；和NMOS晶体管，其源极和漏极分别与VSS和所述输出端相连，其栅极由第二信号控制，该第二信号具有在第二高压电源(VDD)和所述VSS之间的电压摆幅；其中，所述VDD低于所述VDDQ，所述第一信号在所述VDDQ和所述VSS之间的电压摆动与所述第二信号在所述VDD和所述VSS之间的电压摆动始终在相同的方向。文档编号H03K19/003GK101547003SQ20081021058公开日2009年9月30日申请日期2008年9月2日优先权日2008年3月28日发明者林松杰,黄建程申请人:台湾积体电路制造股份有限公司