专利名称：并行输入串行输出的转换电路的利记博彩app
技术领域：
本发明涉及一种并行输入串行输出的转换电路。
背景技术：
为了经过串行接口传输并行数据，并行输入串行输出转换电路必不可少。图l为 常规并行输入串行输出转换电路结构的电路图。如图l所示，常规并行输入串行输出转换 电路包括数据转换电路IO和锁相环电路12。锁相环电路12乘上要被乘的输入源时钟的频 率，因此产生用于数据转换的倍乘时钟。数据转换电路10与并行时钟(并行传输时钟)同 步地接收并行数据，响应由锁相环电路12提供的倍乘时钟将输入并行数据转换成串行数 据，并且与串行时钟(串行传输时钟)同步地输出串行数据。在常规的并行输入串行输出 转换电路中，即使当要传输的并行数据没有输入时，锁相环电路也保持工作。换句话说，即 使当提供的将倍乘的源时钟被中止时，锁相环电路也在按自由振荡频率保持振荡。因此，即 使当要传输的并行数据不再输入时，锁相环电路也在消耗大约几百微安的电流。
专利号为6， 771， 194的美国专利文件公开了一种"并行输入串行输出的转换装置 及其方法"，其提供了一种并行输入串行输出的转换装置，如图2所示，包括有多个电流源 10、12、14、16，多个选择装置18、20、22、24，电流导引装置26，以及电压输出装置28。其中， 电流源10、 12、 14、 16与选择装置18、20、22、24的数量是对应于并行数据中被转换为串行数 据的数据位数。上述专利文件中，每一次只允许并行数据中的一位数据位被执行转换，故通 过各个选择装置18、20、22、24上的时钟信号d^、ck2、ck3及ck4鉴别出哪一个选择装置18、 20、22、24处于工作状态(执行数据位的转换)，假设选择装置18处于工作状态，则提供第 一电流I。至选择装置18及其对应的电流源10，而对其他选择装置20、20及22，则不提供电 流。另外，提供第二电流(n-l)W。至电流导引装置26并由其将第二电流(n-l)W。进行分流 后分别导引至选择装置20、20及22。这样，就使得所有的多个尾电流只使用WI。的电流，大 大减少了电流消耗。但，上述专利文件中，与选择装置对应的时钟信号的频率为最高频率， 即若所述并行数据的时钟频率为f。，数据位数为n，则与选择装置对应的时钟信号的频率为 f = Wf。，假设并行数据的时钟频率为lOOMHz，数据位数为IO，则与选择装置对应的时钟信 号的频率为100MHz*10 = lGHz。要得到如此高的频率，难度较大，对系统的要求较高，需要 增加频率倍乘的器件，增加了系统的复杂度。另外，相对上述专利技术在低频环境下，因信 号切换时，可以使得系统能在部分时间内电流损耗较低，从而获得降低功耗的效果，然而在 高频环境下工作时，由于信号切换频繁，系统在电流较低下工作的时间极短，该部分可以忽 略并将系统看作基本一直处于工作中，如此，降低功耗的效果并不明显。
另外，专利号为6， 741， 193的美国专利文件公开了一种"具有在多时钟频率触发 锁存的并行输入串行输出电路"，其主要是通过分频的方式，在本实施例中是将400MHz分频 为50MHz、100MHz、200MHz及400MHz，并结合在不同频率下工作的多组触发锁存，可将并行 数据中的数据位转换为对应的串行数据。在上述专利文件中，需要将最高频率进行分频，并 提供在不同的分频下工作的触发锁存，若数据位越多，分频的次数也越多，所需的触发锁存器件也响应增多。易增加系统的复杂度，且不能确保能获取准确的分频，以及在分频时增加 功率消耗。
发明内容
本发明提供一种并行输入串行输出的转换电路，降低时钟频率，降低系统的复杂 度及其功率损耗。 本发明提供一种并行输入串行输出的转换电路，包括多个切换单元，其中每一个
切换单元在工作时接收第一时钟信号与第二时钟信号，所述第一、第二时钟信号的频率相
同；每一个切换单元中的第一时钟信号与第二时钟信号之间具有相移量，多个切换单元中
相邻二个切换单元的第一时钟信号之间具有相位差；所述多个切换单元根据所述相位差依
序接收并行数据中的数据位，其中，每一个切换单元在对应于所述相移量的时间窗口内接
收对应的一个数据位；电压输出单元，用于为所述多个切换单元提供工作电压。 可选地，所述转换电路进一步包括与所述多个切换单元分别连接的共用电流源。 可选地，所述切换单元包括电流型逻辑电路。 可选地，所述电流型逻辑电路包括包括第一晶体管、第二晶体管及第三晶体管的 第一串联晶体管组，其中，第一晶体管的控制端用于接收第一时钟信号，第二晶体管的控制 端用于接收第二时钟信号，第三晶体管的控制端用于接收并行数据的其中一个数据位；包 括第四晶体管、第五晶体管及第六晶体管的第二串联晶体管组，其中，第四晶体管的控制端 用于接收第一时钟信号，第五晶体管的控制端用于接收第二时钟信号，第六晶体管的控制 端用于接收并行数据的其中一个数据位的逻辑补值；第一上拉器件，连接于所述电压输出 单元与第一晶体管之间；第二上拉器件，连接于所述电压输出单元与第四晶体管之间；其 中，第三晶体管与第六晶体管连接到公共接合点；第一上拉器件与第一晶体管的接合点为 第二输出端；第二上拉器件与第四晶体管的接合点为第一输出端，所述第一输出端的输出 信号与第二输出端的输出信号是互为逻辑补值。 可选地，所述电流型逻辑电路中的第一、第二、第三、第四、第五、第六晶体管为场 效应管，所述控制端为场效应管的栅极。 可选地，所述多个切换单元中相邻二切换单元中的二个第一时钟信号之间或二个 第二时钟信号之间的相位差为=;，其中，At为所述相位差，T为所述并行数据中系统
时钟的周期，N为所述并行数据中的数据位数。 可选地，所述相移量为^="^ = (% + 1)*^，其中，Ps为所述相移量，b为
相邻时钟信号的次序差量，T为所述并行数据中系统时钟的周期，N为所述并行数据中的数 据位数。 可选地，所述时间窗口为A7;=;，其中，A Tw为所述时间窗口 ， T为所述并行数据 中系统时钟的周期，N为所述并行数据中的数据位数。 上述技术方案是提供与并行数据中多个数据位对应的多个切换单元，并提供第 一、第二时钟信号至每一个切换单元，所述第一、第二时钟信号的频率相同，二者之间存在有一个相移量，而多个切换单元中相邻二个切换单元的第一时钟信号之间具有相位差，据
此在一个时钟周期内使得并行数据中的所有数据能转换为串行数据。与现有技术相比，上
述技术方案中的第一、第二时钟信号的频率与并行传输系统的时钟频率相同，即实际上采
用的是单一的系统时钟频率，无需进行频率的倍乘处理使得时钟信号频率为系统时钟的频
率与并行数据中的数据位数相乘的最高频率或者通过分频方式采用多种数值的时钟频率，
减少了例如进行倍乘处理或者分频处理的器件，降低了系统的复杂度及其功率损耗。 另外，本技术方案中进一步提供有与所述多个切换单元分别连接的共用电流源，
使得所述多个切换单元可共用一个尾电流，确保了尾电流一直处于运作的稳定状态，避免
了现有技术中因每一个切换单元分别连接于对应的电流源易产生因尾电流在上升沿与下
降沿处不稳定易影响数据位的量值并可能产生对数据位的误判。
图1是现有技术中一种并行输入串行输出的转换电路的电路结构图；
图2是现有技术中另一种并行输入串行输出的转换电路的电路结构图；
图3是本发明实施方式中并行输入串行输出的转换电路的基本电路框图；
图4是图3所示的切换单元的一种具体电路结构图；
图5是图3所示的切换单元的另一种具体电路结构图；
图6是图3所示的切换单元的又一种具体电路结构图； 图7是本发明实施方式中多个切换单元中第一时钟信号的周期变化示意图；
图8是本发明实施方式中通过第一时钟信号与第二时钟信号使得切换单元进入 工作状态时二者的周期变化示意图。
具体实施例方式
本发明的一个实施方式提供一种并行输入串行输出的转换电路，包括多个切换 单元，其中每一个切换单元在工作时接收第一时钟信号与第二时钟信号，所述第一、第二时 钟信号的频率相同；每一个切换单元中的第一时钟信号与第二时钟信号之间具有相移量， 多个切换单元中相邻二个切换单元的第一时钟信号之间具有相位差；所述多个切换单元根 据所述相位差依序接收并行数据中的数据位，其中，每一个切换单元在对应于所述相移量 的时间窗口内接收对应的一个数据位；电压输出单元，用于为所述多个切换单元提供工作 电压。 下面结合附图和较佳实施例对本发明具体实施方式
做详细的说明。图3为本发明 实施方式中并行输入串行输出的转换电路的基本电路框图，所述并行输入串行输出的转换 电路3包括电压输出单元30、与电压输出单元30连接的多个切换单元S。、 S2. . . Sn—2、
以及与多个切换单元S。、 S2. . . Sn—2、 Sn—工分别连接的共用电流源32。
电压输出单元30，用于为多个切换单元S。、 S2. . . Sn—2、 Sn—工提供工作电压。在本 实施例中，电压输出单元30为差分输出，所述工作电压是与并行数据中需转换为串行数据 的数据位数相对应，假设数据位数为N，则流经电阻电压值为电流N*I。乘以电阻或阻抗R， 即N*I。*R。具体来讲，电压输出单元30输出的高电平为Vdd，低电平为Vss = Vdd-N*I。*R， 者的差分值即为，I,R。
6
多个切换单元S。、 S2. . . Sn—2、 Sn—p分别与所述电压输出单元30连接。在本实施 例中，所述切换单元的数量是与并行数据中需转换为串行数据的数据位数相对应，用于对 应接收并行数据中的其中一个数据位。即，对于一个具有N个数据位的N转1的并行输入 串行输出转换来讲就需要N个切换单元。例如，对于4转1、8转1或10转1的并行输入串 行输出转换就分别需要4个、8个或10个切换单元。 其中，每一个切换单元在工作时接收第一时钟信号与第二时钟信号。与本实施例 中，具体来讲，与多个切换单元S。、 S2. . . Sn—2、 Sn—工分别连接有多个第一时钟信号CLK。、 CLK" CLK2. CLKn—2、 CLKn—!与多个第二时钟信号CLK(。+b)、 CLK(1+b)、 CLK(2+b). CLK(n—2+b)、 CLK(n—w)，使得每一个切换单元都能接收第一时钟信号与第二时钟信号。其中，第一、第二时 钟信号CLK。、 CLK" CLK2. CLKn—2、 CLKn—" CLK(。+b) 、 CLK(1+b) 、 CLK(2+b). CLK(n—2+b) 、 CLK(n—1+b)的频 率相同，特别地，在本实施例中，所述第一、第二时钟信号是与用于传输并行数据的并行传 输系统的时钟频率相同。 另外，所述多个切换单元S。、 S2. . . Sn—2、 Sn—工中相邻二切换单元的第一时钟信号 CLK。、 CLKp CLK2. CLKn—2、 CLKn—!之间或第二时钟信号CLK(。+b) 、 CLK(1+b) 、 CLK(2+b). CLK(n—2+b)、
CLK(n—1+b)之间的相位差为<formula>formula see original document page 7</formula>其中，At为所述相移量，T为所述并行数据中系统时
钟的周期，N为所述并行数据中的数据位数。在本实施例中，例如切换单元S。具有第一时 钟信号CLK。与第二时钟信号CLK(。+b)，与切换单元S。相邻的切换单元S工具有第一时钟信号 与第二时钟信号CLKd+b)，其中，第一时钟信号CLK。与第一时钟信号之间的相位差
为<formula>formula see original document page 7</formula>第二时钟信号CLK(。+b)与第二时钟信号CLK(1+b)之间的相位差也为<formula>formula see original document page 7</formula>
再有，每一个切换单元中的第二时钟信号与第一时钟信号之间具有一个相移量，
使得每一个切换单元在对应于所述相移量的时间窗口内接收并行数据中对应的一个数据
位。在本实施例中，例如切换单元S。具有第一时钟信号CLK。与第二时钟信号CLK(,)，则第
一时钟信号CLK。与第二时钟信号CLK(。+b)之间的相移量为<formula>formula see original document page 7</formula>其
中，Ps为所述相移量，b为相邻时钟信号的次序差量，T为所述并行数据中系统时钟的周期， N为所述并行数据中的数据位数。且，由第一时钟信号与第二时钟信号所确定的所述时间窗
口为<formula>formula see original document page 7</formula>其中，A t为所述时间窗口 ， T为所述并行数据中系统时钟的周期，N为所述并
行数据中的数据位数。如此，通过所提供的多个切换单元，可允许其中的一个切换单元在某 一时间窗口内接收并行数据中对应的一个数据位，即每一次只允许一个切换单元处于工作 状态并在对应的一个时间窗口内接收数据并转换，这样，就能在系统时钟频率的环境下在 一个系统时钟的周期内使得每一个切换单元都能工作一次并接收并行数据中的其中一个 数据位，最终实现将并行数据中的所有数据位转换为串行数据，例如将N位1比特的并行数 据转换为1位N比特的串行数据。 共用电流源32，与多个切换单元S。、Sp; . . Sn—2、Sn—工分别连接。在本实施例中，因 在任一时间内多个切换单元S。、Sp; . . Sn—2、Sn—工中必有其中的一个切换单元是处于工作状 态以接收数据并转换，故在任一时间内，共用电流源32上必有电流流经。所述流经的电流的量值基本为恒定，例如为N*I。，使得共用电流源32上电流始终处于相对稳定状态，其量值 不会出现变化较为剧烈的上升或下降的情形，这样，不仅可提高系统工作的稳定性，更可提 高在后续对所转换的串行数据的数据位的逻辑值进行判定的准确性，避免因电流源上的电 流变化起伏较大使得处于稳定状态的时间较短而产生误判的情形。 请继续参考图4，其为图3所示的切换单元的一种具体电路结构图。在本实施例 中，所述切换单元是以差分对形式的场效应管电流型逻辑电路(MOSCurrent Mode Logic, MCML)为例进行说明。如图4所示，以其中的一个切换单元为例进行说明，所述切换单元包 括第一串联晶体管组40、第二串联晶体管组42、第一上拉器件44以及第二上拉器件46。需 说明的是，图4中所示的切换单元仅为示例，并不对本发明的保护范围有所限制。实际上， 只要能通过分别接收与并行数据中的系统时钟频率相同的第一、第二时钟信号并根据其二 者之间的相移量接收并行数据中的其中一个数据位实现并串转换功能，则所述切换单元中 的电路结构可作其他的变动，例如第一串联晶体管组40或第二串联晶体管组42中晶体管 的数量、相互间的排列关系以及接收信号的方式及其位置等均可作不同的变化。
第一串联晶体管组40包括相互串联的第一晶体管400、第二晶体管402及第三晶 体管404。其中，第一晶体管400的栅极用于接收第一时钟信号CLK。，第二晶体管402的栅 极用于接收第二时钟信号CLK(,)，第三晶体管404的栅极用于接收并行数据的其中一个数 据位D。在本实施例中，第一晶体管400、第二晶体管402及第三晶体管404是以NMOS晶体 管为例进行说明的。 第二串联晶体管组42包括相互串联的第四晶体管420、第五晶体管422及第六晶 体管424。其中，第四晶体管420的栅极用于接收第一时钟信号CLK。，第五晶体管422的栅 极用于接收第二时钟信号CLK(,)，第六晶体管424的栅极用于接收并行数据的其中一个数 据位的逻辑补值DB。在本实施例中，第四晶体管420、第五晶体管422及第六晶体管424是 以NMOS晶体管为例进行说明的。 在上述第一、第二串联晶体管组40、42中，第三晶体管404与第六晶体管424连接 到公共接合点410。在本实施例中，公共接合点410可供连接至上述的共用电流源Is。
第一上拉器件44连接于电压输出单元30 (结合图3)与的第一晶体管400之间， 电压输出单元30输出的电压为Vdd。其中，第一上拉器件44与的第一晶体管400的接合点 430为第二输出端0UTB。在本实施例中，第一上拉器件44为电阻器或其他具有阻抗的电子 元件，例如晶体管。 第二上拉器件46连接于电压输出单元30 (结合图3)与第四晶体管420之间，电 压输出单元30输出的电压为Vdd。其中，第二上拉器件46与的第四晶体管420的接合点 450为第一输出端0UT，特别地，所述第一输出端0UT的输出信号与第二输出端0UTB的输出 信号是互为逻辑补值。在本实施例中，第二上拉器件46为电阻器或其他具有阻抗的电子元 件，例如晶体管。 值得注意的是，在上述实施例中，所述切换单元包括第一串联晶体管组40、第二串 联晶体管组42、第一上拉器件44以及第二上拉器件46。其中，第一、第二上拉器件是起负 载作用，但实际上，为简化电路结构及优化电路组合，当转换电路中具有多个切换单元时， 可以不单独在各个切换单元中分别配置第一、第二上拉器件，而只需在转换电路的干路中 配置对各个切换单元都能起到负载作用的上拉器件。具体可详见图5，如图5所示，多个切换单元仅包括相互串联的第一晶体管400、第二晶体管402及第三晶体管404，以及相互串 联的第一晶体管420、第二晶体管422及第三晶体管424，而作为负载的第一上拉器件44' 以及第二上拉器件46'是位于干路中，相对可简化电路结构。 上述场效应管电流型逻辑电路中可采用例如0. 13um标准或90nm标准的CMOS制 程，并能在GHz级的频率环境下工作，例如为几GHz、10GHz。 场效应管电流型逻辑电路的工作原理包括受控于第一时钟信号与第二时钟信 号，当数据位的逻辑值D为高电平时，则第一输出端OUT输出高电平；同理，当数据位的逻辑 值D为低电平，则数据位的逻辑补值DB为高电平，第二输出端OUTB输出高电平。在本实施 例中，所述高电平为Vdd，低电平为Vss = Vdd-N*I。*R。 另外，需说明的是，在上述实施例中，各个晶体管400、402、404、420、422、424是以 NMOS晶体管为例进行说明的。但并不以此为限，在实际应用中，所述各个晶体管也可以是 PMOS，此时，用于起到负载作用的阻抗是由下拉器件来替代上述的上拉器件，具体电路结构 可另详见图6，显示晶体管为PMOS管时的场效应管电流型逻辑电路。 如图6所示，所述切换单元包括第一串联晶体管组50、第二串联晶体管组52、第一 上拉器件54以及第二上拉器件56。第一串联晶体管组50包括相互串联的第一晶体管500、 第二晶体管502及第三晶体管504。其中，第一晶体管500的栅极用于接收第一时钟信号 CLK。，第二晶体管502的栅极用于接收第二时钟信号CLK(,)，第三晶体管504的栅极用于接 收并行数据的其中一个数据位D。第二串联晶体管组52包括相互串联的第四晶体管520、 第五晶体管522及第六晶体管524。其中，第四晶体管520的栅极用于接收第一时钟信号 CLK。，第五晶体管522的栅极用于接收第二时钟信号CLK(,)，第六晶体管524的栅极用于接 收并行数据的其中一个数据位的逻辑补值DB。 在上述第一、第二串联晶体管组50、52中，第一晶体管500与第四晶体管520连接 到公共接合点510。在本实施例中，公共接合点510可供连接至共用电流源Is。
第一下拉器件53连接于接地电压Vss与第三晶体管504之间，其中，第一下拉器 件53与的第三晶体管504的接合点550为第二输出端OUTB。第二下拉器件54连接于接 地电压Vss与第六晶体管524之间，其中，第二下拉器件54与的第六晶体管524的接合点 560为第一输出端OUT，特别地，所述第一输出端OUT的输出信号与第二输出端OUTB的输出 信号是互为逻辑补值。在本实施例中，第一、第二下拉器件53、54为电阻器或其他具有阻抗 的电子元件，例如晶体管。 请继续参阅图7与图8，其以一个10位的数据位为例来说明并行数据转换为串行 数据的周期变化示意图。在本实施例中，假设并行数据的传输速率为lOOMHz，即系统时钟频 率f为lOO腿z，则系统时钟周期T为10ns，第一时钟信号或第二时钟信号之间，例如CL&与
7110 一
CLK2之间或CLK(1+b)与CLK(2+b)之间，的相位差为Af = 77 = : = 1 ns (如图7所示)。另夕卜，第
A/" 10
一时钟信号与第二时钟信号的相移量为A二"A^(^ + l"i二0^ + l)"二6ns，
即第二时钟信号是通过将第一时钟信号向右移动6ns所形成。现针对切换单元S。为例进行 说明，如图8所示，显示了切换单元S。中第一时钟信号CLK。与第二时钟信号CLK(。+b)的波形 示意图，二者相移量为Ps = b* A t = 6 A t = 6ns，第一时钟信号CLK。、第二时钟信号CLK(。+b)
9作用于切换单元S。并通过二者进行"与"运算处理后，就可得到作为切换单元S。进入工作
r 10
状态并执行数据位转换的时间窗口 ATW。如图8所示，时间窗口为Ai;^T^:^ns,这
TV" 10
就是说，每一个切换单元所占的时间窗口为A ;二li:，所有的N个切换单元所占的时间窗
口的总和为^*/^ = ^*|^=7,恰好为一个周期。如此，使得在任一时间只允许其中的一
个切换单元处于工作状态，而其他切换单元处于非工作状态，并确保在一个系统时钟的周 期内使得所有的切换单元都能工作一次并转换一个数据位，最终实现在一个时钟周期内将 并行数据中的所有数据位都接受并转换为串行数据，例如将N位1比特的并行数据转换为 l位N比特的串行数据。 综上所述，上述技术方案提供与并行数据中多个数据位对应的多个切换单元，并 提供第一、第二时钟信号至每一个切换单元，所述第一、第二时钟信号的频率相同，二者之 间存在有一个相移量，而多个切换单元中相邻二个切换单元的第一时钟信号之间具有相位 差，据此在一个时钟周期内使得并行数据中的所有数据能转换为串行数据。与现有技术相 比，上述技术方案中的第一、第二时钟信号的频率与并行传输系统的时钟频率相同，即上述 技术方案实际上采用的是单一的时钟频率，无需进行频率的倍乘处理使得时钟信号频率为 系统时钟的频率与并行数据中的数据位数相乘的最高频率或者通过分频方式采用多种数 值的时钟频率，减少了例如进行倍乘处理或者分频处理的器件，降低了系统的复杂度及其 功率损耗。 另外，本技术方案中进一步提供有与所述多个切换单元分别连接的共用电流源， 使得所述多个切换单元可共用一个尾电流，确保了尾电流一直处于运作的稳定状态，避免 了现有技术中因每一个切换单元分别连接于对应的电流源易产生因尾电流在上升沿与下 降沿处不稳定易影响数据位的量值并可能产生对数据位的误判。 本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技 术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保 护范围应当以本发明权利要求所界定的范围为准。
权利要求
一种并行输入串行输出的转换电路，包括多个切换单元，其中每一个切换单元在工作时接收第一时钟信号与第二时钟信号，所述第一、第二时钟信号的频率相同；每一个切换单元中的第一时钟信号与第二时钟信号之间具有相移量，多个切换单元中相邻二个切换单元的第一时钟信号之间具有相位差；所述多个切换单元根据所述相位差依序接收并行数据中的数据位，其中，每一个切换单元在对应于所述相移量的时间窗口内接收对应的一个数据位；电压输出单元，用于为所述多个切换单元提供工作电压。
2. 根据权利要求1所述的并行输入串行输出的转换电路，其特征在于，进一步包括与 所述多个切换单元分别连接的共用电流源。
3. 根据权利要求1所述的并行输入串行输出的转换电路，其特征在于，所述切换单元 包括电流型逻辑电路。
4. 根据权利要求3所述的并行输入串行输出的转换电路，其特征在于，所述电流型逻 辑电路包括包括第一晶体管、第二晶体管及第三晶体管的第一串联晶体管组，其中，第一晶体管的 控制端用于接收第一时钟信号，第二晶体管的控制端用于接收第二时钟信号，第三晶体管 的控制端用于接收并行数据的其中一个数据位；包括第四晶体管、第五晶体管及第六晶体管的第二串联晶体管组，其中，第四晶体管的 控制端用于接收第一时钟信号，第五晶体管的控制端用于接收第二时钟信号，第六晶体管 的控制端用于接收并行数据的其中 一个数据位的逻辑补值；第一上拉器件，连接于所述电压输出单元与第一晶体管之间；第二上拉器件，连接于所述电压输出单元与第四晶体管之间；其中，第三晶体管与第六晶体管连接到公共接合点；第一上拉器件与第一晶体管的接 合点为第二输出端；第二上拉器件与第四晶体管的接合点为第一输出端，所述第一输出端 的输出信号与第二输出端的输出信号是互为逻辑补值。
5. 根据权利要求4所述的并行输入串行输出的转换电路，其特征在于，所述电流型逻辑电路中的第一、第二、第三、第四、第五、第六晶体管为场效应管，所述控制端为场效应管 的栅极。
6. 根据权利要求1所述的并行输入串行输出的转换电路，其特征在于，所述多个切换 单元中相邻二切换单元的二个第一时钟信号之间的相位差为<formula>formula see original document page 2</formula>其中，At为所述相位差，T为所述并行数据中系统时钟的周期，N为所述并行数据中的 数据位数。
7. 根据权利要求1所述的并行输入串行输出的转换电路，其特征在于，所述相移量为<formula>formula see original document page 2</formula>其中，Ps为所述相移量，b为相邻时钟信号的次序差量，T为所述并行数据中系统时钟 的周期，N为所述并行数据中的数据位数。
8. 根据权利要求1所述的并行输入串行输出的转换电路，其特征在于，所述时间窗口为<formula>formula see original document page 3</formula>其中，Ai;为所述时间窗口， T为所述并行数据中系统时钟的周期，N为所述并行数据 中的数据位数。
全文摘要
一种并行输入串行输出的转换电路，包括有多个切换单元以及提供工作电压的电压输出单元，其中每一个切换单元在工作时接收频率相同的第一时钟信号与第二时钟信号；每一个切换单元中的第一时钟信号与第二时钟信号之间具有相移量，多个切换单元中相邻二个切换单元的第一时钟信号之间具有相位差；所述多个切换单元根据所述相位差依序接收并行数据中的数据位，其中，每一个切换单元在对应于所述相移量的时间窗口内接收对应的一个数据位。相对现有技术，本技术方案利用单一系统时钟频率即可实现并行输入串行输出，降低系统复杂度及其功率消耗。
文档编号H03M9/00GK101741393SQ200810202829
公开日2010年6月16日 申请日期2008年11月17日 优先权日2008年11月17日
发明者喻骞宇, 杨家奇, 邓志兵 申请人:中芯国际集成电路制造(上海)有限公司