专利名称：一种fpga的时钟信号输出电路及其处理方法
技术领域：
本发明涉及一种FPGA时钟信号输出电路。
背景技术：
现代集成电路设计中，FPGA的使用日渐普遍，尤其在ASIC设计及 应用领域，FPGA既可完成ASIC设计流程中的原型-验证，亦可在要求相 对简单的ASIC设计中直接担当ASIC角色。
对于FPGA系统而言，无论用于原型验证亦或直接做为ASIC使用， 经常需要输出时钟信号给外围设备，如SDRAM的时钟、LCD的时钟、摄 像头的时钟等。但是，由于FPGA生产工艺的特殊性，在出厂之前内部 元件之间的连线已经完全固定，时钟树结构已经被预先固化在FPGA芯 片中；同时，由于FPGA具有连线延时相对门延时较大的特点，所以FPGA 不能如同ASIC —样通过动态搭建时钟緩冲器树的方法解决时钟偏差问 题。另外，从FPGA的全局緩沖器单元送出的时钟信号亦不能直接连接 到FPGA的输出引脚PAD。
现有技术中，若FPGA需要向外输出时钟，则将全局緩冲器BUFG (Buffer Global)输出的时钟信号连接到两个串行的反相器上，再连 接到FPGA的PAD上。图3是现有技术中FPGA时钟输出电路图。如图 所示，经过时钟管理单元生成的时钟信号进入FPGA的BUFG,然后进入 各触发器的时钟端。若此时需要向外输出时钟信号，则将BUFG之后的 时钟信号通过两级反相门，经过FPGA的PAD向外输出。在这样的处理 电路及方法中，BUFG输出的时钟信号既进入触发器的时钟端，又经过 了普通逻辑单元，因此，BUFG之后的时钟树产生了较大的延时；而且， 输出的时钟信号所指向的外设负载，可能通过两级反相门的输出电路 反向影响到时钟树上其他路时钟信号，致使其他信号发生相位的偏移 及幅值的变化，严重时，导致整个FPGA时钟树的崩塌。
发明内容
本发明的目的是针对现有技术中存在的FPGA时钟输出信号的延时 及其对FPGA内部时钟树的负面影响问题，提出了一种全新的FPGA时 钟信号输出电路，以及FPGA时钟信号输出前的处理方法。
根据本发明的第一方面，提供了一种FPGA时钟信号输出电路，含 有时钟管理单元和全局緩冲器，时钟管理单元产生的时钟信号经全局 緩沖器分配，而且，该FPGA时钟信号输出电路还含有触发器单元和选 择器，触发器单元的时钟信号端与全局緩冲器的输出端连接，触发器 单元的数据输入信号为恒定的逻辑信号，触发器单元提供正、反输出 信号给选择器的输入信号端，该选择器的控制信号端与所述的时钟管 理单元输出的时钟信号端连接，选择器输出时钟信号到FPGA的输出引 脚。
在本发明的第一方面中，优选的是所述的触发器单元由并行的两个 触发器组成，触发器单元的数据输入信号为两个触发器的数据输入信 号，触发器单元的正、反输出信号分别由两个触发器的输出端提供。
优选的是，将所述两个触发器的数据输入信号反相，使选择器输出 的时钟信号反相。
优选的是，将每一个所述触发器的输出端替换为相位相反的该触发 器的另一输出端，使选择器输出的时钟信号反相。
在本发明的第一方面中，优选的是所述的触发器单元由一个触发器 组成，该触发器的数据输入信号为触发器单元的数据输入信号，其正、 反相输出信号分别作为触发器单元的正、反相输出信号。
优选的是，将所述触发器的数据输入信号反相，使选择器输出的时 钟信号反相。
在本发明的第一方面中，优选的是，通过将所述选择器控制信号反
相，使选择器输出的时钟信号反相。
在本发明的第一方面中，优选的是，所述的选择器为二选一选择器。 在本发明的第一方面中，优选的是，所述的触发器为D触发器。 根据本发明的第二方面，提供了一种FPGA的时钟信号输出方法，
时钟信号由FPGA的时钟管理单元产生，经由全局緩沖器分配，触发器
在来自全局緩冲器的时钟信号作用下，利用恒定逻辑的输入信号产生
互为反相的输出信号；该选择器在时钟管理单元的时钟信号作用下， 交替选择互为反相的输出信号；通过FPGA的输出引脚向外输出时钟信号。
本发明由于釆用了触发器，使得FPG A的时钟输出电路在结构上与 固化在FPGA内部的时钟树的结构相吻合，减少了时钟信号的延迟；而 且，由于触发器固有的驱动能力及隔离性能，也使得外部负载对FPGA 内部时钟树的影响大幅降低，不会因外部负载性能导致FPGA内部时钟 树的崩塌。
下文将参照附图对本发明的具体实施方案进行更详细的举例说明， 其中
图1是本发明的使用两个触发器的FPGA时钟正相输出电路图； 图2是本发明的使用 一个触发器的FPGA时钟反相输出电路图； 图3是现有技术中FPGA时钟输出电路图。
具体实施例方式
图1是本发明的使用两个触发器的FPGA时钟正相输出电路图。如 图所示，在此种电路中，触发器单元由并行的两个D触发器组成。
FPGA的时钟管理单元生成并输出时钟信号，该时钟信号经过全局緩 沖器BUFG进入两个D触发器的时钟端。由于需要FPGA向外输出的时 钟信号与其内部的时钟信号同相，即所谓正相输出，故一个D触发器
的输入信号接逻辑'T，，其输出端连接选择器的第一输入信号端；另 一D触发器的输入信号接逻辑"0",其输出端连接选择器的第二输入 信号端。
选择器的控制信号为时钟管理单元输出的时钟信号，当其为'T， 时，选择第一输入信号输出，为逻辑"1";当选择器控制信号为"0" 时选择第二输入信号输出，为逻辑"o"。选择器输出的时钟信号与时
钟管理单元输出的时钟信号相位相同，实现了正相输出，该信号通过FPGA的输出引脚PAD向外部负载输出。
同理，若需要反相的时钟信号输出，将上述两个触发器的数据输入 信号反相；或者，将每一个所述触发器的输出端替换为相位相反的该 触发器的另一输出端，均可使选择器输出的时钟信号反相，进而实现 时钟信号的反相输出。
图2是使用一个触发器的FPGA时钟反相输出电路图。如图所示， 在此种电路中，触发器单元由一个D触发器实现。FPGA的时钟管理单 元生成并输出时钟信号，该时钟信号经过全局緩冲器BUFG进入D触发 器的时钟端。由于需要FPGA向外输出的时钟信号与其内部的时钟信号 相位相反，即所谓的反相输出，故D触发器的输入信号D端接逻辑"0", 触发器的Q端与二选一选择器的第一输入信号端连接，触发器的Q反 端与该选择器的第二输入信号端连接。
选择器的控制信号为时钟管理单元输出的时钟信号。当其为"1" 时，选择输入第一输入信号输出，为逻辑"0";当选择器控制信号为 "0"时，选择第二输入信号输出，为逻辑'T，，则选择器输出的时 钟信号与时钟管理单元输出的时钟相位相反，实现了反相输出，该信
号通过FPGA的PAD向外部负载输出。
同理，若需要正相的时钟信号输出，则将图2所示方案中的D触发 器的输入信号改变方向即可实现。
在上述各实施例中，其中的二选一选择器也可由其他选择器替代， 例如三选一选择器；另外，D触发器也可由其他触发器替代，例如JK 触发器等。
应当说明的是，以上描述旨在说明本发明的具体实施方案，不能理 解为对本发明的限制，本发明所要求保护的范围仅由权利要求书进行 限制。
权利要求
1、一种FPGA时钟信号输出电路，含有时钟管理单元和全局缓冲器，时钟管理单元产生的时钟信号经全局缓冲器分配，其特征在于，所述的FPGA时钟信号输出电路还含有触发器单元和选择器，触发器单元的时钟信号端与全局缓冲器的输出端连接，触发器单元的数据输入信号为恒定的逻辑信号，触发器单元提供正、反输出信号给选择器的输入信号端，该选择器的控制信号端与所述的时钟管理单元输出的时钟信号端连接，选择器输出时钟信号到FPGA的输出引脚。
2、 根据权利要求1所述的FPGA时钟信号输出电路，其特征在于， 所述的触发器单元由并行的两个触发器组成，所述触发器单元的数据 输入信号为两个触发器的数据输入信号，所述触发器单元的正、反输 出信号分别由两个触发器的输出端提供。
3、 根据权利要求2所述的FPGA时钟信号输出电路，其特征在于， 将所述两个触发器的数据输入信号反相，使选择器输出的时钟信号反 相。
4、 根据权利要求2所述的FPGA时钟信号输出电路，其特征在于， 将每一个所述触发器的输出端替换为相位相反的该触发器的另一输出 端，使选择器输出的时钟信号反相。
5、 根据权利要求1所述的FPGA时钟信号输出电路，其特征在于， 所述的触发器单元由一个触发器组成，该触发器的数据输入信号为触 发器单元的数据输入信号，其正、反相输出信号分别作为触发器单元 的正、反相输出信号。
6、 根据权利要求5所述的FPGA时钟信号输出电路，其特征在于， 将所述触发器的数据输入信号反相，使选择器输出的时钟信号反相。
7、 根据权利要求1至6任一项所述的FPGA时钟信号输出电路，其 特征在于，通过将所述选择器控制信号反相，使选择器输出的时钟信 号反相。
8、 根据权利要求1至7任一项所述的FPGA时钟信号输出电路，其 特征在于，所述的选择器为二选一选择器。
9、 根据权利要求1至7任一项所述的FPGA时钟信号输出电路，其 特征在于，所述的触发器为D触发器。
10、 一种FPGA的时钟信号输出方法，时钟信号由FPGA的时钟管理 单元产生，经由全局緩冲器分配，其特征在于所述方法包括触发器在 来自全局緩沖器的时钟信号作用下，利用恒定逻辑的输入信号产生互 为反相的输出信号；该选择器在时钟管理单元的时钟信号作用下，交 替选择互为反相的输出信号；通过FPGA的输出引脚向外输出时钟信号。
全文摘要
本发明披露了一种FPGA时钟信号输出电路，含有时钟管理单元和全局缓冲器，时钟管理单元产生的时钟信号经全局缓冲器分配，而且，该种FPGA时钟信号输出电路还含有触发器单元和选择器，触发器单元的时钟信号端与全局缓冲器的输出端连接，触发器单元的数据输入信号为恒定的逻辑信号，触发器单元提供正、反输出信号给选择器的输入信号端，选择器的控制信号端与所述的时钟管理单元输出的时钟信号端连接，选择器输出时钟信号到FPGA的输出引脚。采用该电路输出的FPGA时钟信号减少了延迟，降低了外部负载对FPGA内部时钟树的负面影响。
文档编号H03K19/173GK101355359SQ200810114710
公开日2009年1月28日 申请日期2008年6月11日 优先权日2008年6月11日
发明者杨 邹 申请人:北京中星微电子有限公司