专利名称：选择电路的利记博彩app
选择电路技术领域在此讨论的实施例涉及用于模拟信号的选择电路技术。
技术背景图1是传统选择电路的示意图。在此，假设输入三个模拟信号。该传统选择电路包括第一到第三输入端子(IN1到IN3) 1到3，含第一到第 三开关10到12的第一开关组4，含第四到第六开关13到15的第二开关 组5，差分输入放大器7，含差分输入放大器7的第一到第三输入电阻器 16到18的输入电阻器组6，差分输入放大器7的反馈电阻器8，以及输出 端子9。第一输入端子(IN1) 1通过第一开关IO连接到第一输入电阻器16， 并且通过第一输入电阻器16连接到差分输入放大器7的反相输入端子。 在第一开关IO和第一输入电阻器16之间的第一路径通过第四开关13连接 到模拟参考电压源SG。第一和第四开关10和13被第一信号Sl和第一信 号Sl的反相信号XS1控制。第一和第四开关10和13互斥地变为闭合状 态(closed state)即导通状态。在第二输入端子(IN2) 2和差分输入放大器7的反相输入端子之间的 第二路径上，第二和第五开关11和14以及第二输入电阻器17被连接。在 第三输入端子(IN3) 3和差分输入放大器7的反相输入端子之间的第三路 径上，第三和第六开关12和15以及第三输入电阻器18被连接。差分输入放大器7的输出端子连接到输出端子(OUT) 9。反馈电阻 器8连接在差分输入放大器7的输出端子和反相输入端子之间。如图1所示，当第一、第五和第六开关10、 14和15闭合，并且第 二、第三和第四开关11、 12和13断开(open)时，选择电路选择待输入 到第一输入端子(IN1) 1的信号svl。信号svl通过第一路径，以如下的增益被反相放大并被输出到输出端子(OUT) 9，所述增益是基于第一输入电阻器16和反馈电阻器8确定的。第二和第三路径分别连接到相应的电压源SG，所述电压源SG具有比 噪声源的阻抗低很多的传导电阻。因此，通过第二和第三开关11和12的 寄生元件泄漏到第二和第三路径中的噪声流向相应的具有较低阻抗的信号 地(signal ground)，从而防止噪声影响信号输出。己经公开了一种通过任意选择将被输入到放大器中的信号来放大并输 出所选择的模拟信号而没有波形失真的选择电路(参见，例如，日本专利 申请特开公开号No. H10-303656)。该选择电路包括与多个开关一起放置 的第一开关单元和放大电路，该第一开关单元用于分别选择性地使输入其 中的多个模拟信号通过，该放大电路放大通过了第一开关单元的模拟信 号。该选择电路还包括偏压电路，该偏压电路基于参考电压将放大电路的 输入电压调整到期望值，并且该偏压电路连接到所述开关的每个输入端 子。然而，关于在图1中示出的第二开关组5，传统选择电路出现如下的 问题。当第一到第三输入电阻器16到18以及反馈电阻器8的电阻值都等 于Rl时，差分输入放大器7的增益变为单倍的(one-fold)，并且信号 svl被以单倍增益输出。相反，考虑自差分输入放大器7的反相输入端子 起的输入一侧，三个电阻器Rl并联。因此，关于差分输入放大器7的反 相输入端子的输入电阻变为R1的三分之一 (R1/3)。因此，假设nva是差分输入放大器7的输入换算噪声(input reduced noise)并且存在于差分输入放大器7的同相输入端子处，则由如下等式 (1)表示的信号V (OUT)被输出到输出端子(OUT) 9。换言之，关于 信号svl的增益是单倍的，而关于差分输入放大器7的噪声的噪声增益变 为四倍，因此信噪比性能下降。<formula>formula see original document page 6</formula>当去除第二开关组5以防止信噪比性能下降时，泄漏到第一开关组4 的断开开关中的噪声不能够流入信号地。因此，必需尽可能地降噪。传统上，在相同的半导体衬底上形成第一开关组4中的每个开关10到12，输入电阻器组6中的每个输入电阻器16到18，差分输入放大器7 以及反馈电阻器8。开关10到12中的每一个都包括金属氧化物半导体 (MOS)晶体管。在将被连接到电源或者地的阱区(well region)中形成 MOS晶体管。因此，当信号源和选择电路被形成在相同的半导体衬底上时，在阱电 势上叠加的噪声可能通过在关断的MOS晶体管的源极、漏极和栅极的每 个电极与阱区之间的寄生电阻或者寄生电容泄漏到开关中，造成了噪声泄 漏到断开的开关中的主要因素。当MOS晶体管的尺寸减小时，寄生电阻变大并且寄生电容变小，因 而能够减少通过寄生元件泄漏到信号路径中的噪声。然而，传导电阻变 大，并且不可能不考虑关于串联连接到MOS晶体管的输入电阻器组6中 的每个电阻值的传导电阻值。因为MOS晶体管的传导电阻随栅极和源极之间的电压变化，所以差 分输入放大器7的输入电阻随栅极一源极电压变化。因此，从差分输入放 大器7输出的信号振幅变化，并且将被放大的信号波形失真。换言之，选 择电路的输入和输出增益随信号电平变化，降低了信号质量。因此，在构成开关的MOS晶体管的尺寸和泄漏到开关中的噪声所能 减少的程度上存在限制。因此，传统上， 一直很难减少泄漏到信号路径中 的噪声以及在放大器的输出信号中所包括的噪声。发明内容在此讨论的实施例的一个方面是提供一种选择电路，该选择电路包 括从输入其中的多个模拟信号中选择并输出第一信号的第一开关单元； 根据供应到其中的参考电压输出第二信号的第二开关单元；以及将该第一 信号与该第二信号相加的放大器。本发明的其他目的、特征和优点将在如下的对本发明的具体描述中被具体阐述，或者当结合附图阅读该具体描述时所述目的、特征和优点将变 得清楚。
图l是传统选择电路的示意图；图2是根据第一实施例的选择电路的示意图；图3是在选择电路的开关中所包括的半导体元件的等效电路的示意图；图4是半导体元件的平面布局的示意图；以及图5是根据第二实施例的选择电路的示意图。
具体实施方式
通过参考附图，在下文中详细说明根据本发明的示例性实施例。虽然 其中存在三个输入模拟信号的情况被说明，但是本发明并不局限于此并且 本发明还可应用于多于三个的输入模拟信号的情况。在下文中，类似标号 代表类似元件，并且省略对它们的描述。图2是根据第一实施例的选择电路的示意图。该选择电路包括第一开关单元24、第二开关单元25、差分输入放大器27、差分输入放大器27 的反馈电阻器28、电阻器42和输出端子(OUT) 29。第一开关单元24包 括第一到第三开关30到32，以及第一到第三输入电阻器36到38。第二 开关单元25包括第四到第六开关33到35，以及第四到第六输入电阻器 39到41。第一到第三输入端子(IN1到IN3) 21到23分别通过第一到第三开关 30到32连接到第一到第三电阻器36到38，所述第一到第三电阻器36到 38连接到差分输入放大器27的反相输入端子。为了简便，将第一开关单 元24中的三条信号路径相应地称作第一到第三路径。第四到第六输入电阻器39到41的一端通过第四到第六开关33到35 连接到模拟参考电压源SG，并且另一端连接到差分输入放大器27的同相 输入端子。为了简便，将第二开关单元25中的三条信号路径相应地称作第四到第六路径。由选择信号Sl到S3分别控制如下的三对幵关使其断开或者闭合，所述三对开关分别包括第一和第四开关30和33，第二和第五开关31和 34，以及第三和第六开关32和35。 一对或者多对开关闭合。差分输入放大器27的输出端子连接到输出端子(OUT) 29。反馈电 阻器28连接在差分输入放大器27的输出端子和反相输入端子之间。电阻 器42连接在同相输入端子和电压源SG之间。电阻器42基于第四到第六 输入电阻器的组合，对输入到同相输入端子的输入信号进行分压。第一到第六输入电阻、反馈电阻器28和电阻器42的电阻值都等于 Rl。如将在下文中进行说明的，各个开关对即第一和第四开关30和33， 第二和第五开关31和34，以及第三和第六开关32和35的每一对包括尺 寸相同的MOS晶体管。当第一和第四开关30和33闭合，并且第二、第三、第五和第六开关 31、 32、 34和35断开时，仅输入到输入端子(IN1) 21的模拟信号svl被 选择。信号svl通过第一路径，以增益1被差分输入放大器27反相放大以 输出到输出端子(OUT) 29。图3是在选择开关中所包括的半导体元件的等效电路的示意图。图4 是半导体元件的平面布局。在图3和图4中示出包括第一和第四开关30和 33的开关对的配置。其他对即包括第二和第五开关31和34的对以及包括 第三和第六开关32和35的对的配置与在图3和图4中示出的配置类似。包括第一和第四开关30和33的对包括第一开关30的开关单元51、 第四开关33的开关单元52和反相器53。开关单元51包括在第一开关30 的输入端子(Nl) 61和输出端子(N2) 62之间并联连接的PMOS晶体管 54和NMOS晶体管55。开关单元52包括在第四开关33的第一输入端子 63和输出端子64之间并联连接的PMOS晶体管56和NMOS晶体管57。NMOS晶体管55和57的栅极端子连接到第一选择信号Sl的输入端 子(N5) 65。 PMOS晶体管54和56的栅极端子连接到反相器53的输出 端子。反相器53的输入端子连接到输入端子(N5) 65。当第一选择信号Sl具有相对较高的电势时，MOS晶体管54到57闭合，并且第一和第四开关闭合。相反，当第一选择信号Sl具有相对较低的电势时，第一和第四开关30和33断开。标号VDD和VSS分别代表电 源和地。在半导体衬底71上的第一 N阱区72中形成PMOS晶体管54和56。 在半导体衬底71上的第一 P阱区73中形成NMOS晶体管55和57。输出端子(N2和N4) 62和64被彼此接近地配置。因此，从电源通 过第一N阱区和第一P阱区72和73泄漏到第一和第四开关中的噪声变得 相同。在半导体衬底71的第二 N阱区和第二 P阱区74和75中分别形成反 相器53的MOS晶体管58和59。第一和第二 N阱区72和74通过接触区 连接到电源VDD。第一和第二 P阱区73和75通过接触区连接到地vss。在半导体衬底71上的未示出的区域上形成第一到第六电阻器36到 41、差分输入放大器27、反馈电阻器28和电阻器42。换言之，根据第一 实施例的选择电路被形成在与半导体衬底71相同的衬底上。在图3和图4 中示出的标号"S" 、 "G" 、 "D" 、 "NW"和"PW"分别代表源极端 子(源极)、栅极端子(栅极)、漏极端子(漏极)、N阱和P阱。在图2中示出的标号nvl2、 nvl3、 nv22和nv23分别表示泄漏到第二 到第六路径上的断开开关中的噪声。在图3中示出的标号rw4、 nv5和nv6 分别表示在电源VDD上叠加的噪声、当开关单元51断开时因噪声nv4泄 漏而引起的噪声和当开关单元52断开时因噪声rw4泄漏而引起的噪声。 在图3中示出的噪声nv5和nv6变为包括第二和第五开关31和34的开关 对的噪声nvl2和nv22，和包括第三和第六开关32和35的开关对的噪声 nvl3禾Q nv23。因为由第一到第三选择信号Sl、 S2和S3来控制第一和第二开关单元 24和25中的开关，所以第一开关单元24中的断开开关的数目等于第二开 关单元25中的断开开关的数目。如在上文中所说明的，第一开关单元24 中的每个MOS晶体管的尺寸与第二开关单元25中的相应MOS晶体管的 尺寸相同。作为图3所示配置的结果，nvl2和nvl3的噪声量分别与nv22和nv23 的噪声量相同。因为这些噪声被差分输入放大器27相加然后被抵消，所 以噪声不会被输出到输出端子(OUT) 29。换言之，可以防止通过开关中 的寄生元件而泄漏的噪声所导致的信噪比性能下降。以下将说明差分输入放大器27的输入换算噪声nva的影响。在图2 中，用如下的等式(2)来表示第一开关单元24的输出节点A的电压V(A) 和第二开关单元25的输出节点B的电压V(B)。因此，由如下的等式(3) 所表示的信号V(OUT)被输出到输出端子(OUT) 29。因此，关于输入信 号svl的增益是单倍的，而差分输入放大器27的噪声增益是两倍的。，=，)1(wv22 + v23) + 7W22(wv22 + wv23) + wa(2)—1 + vl2 + m43)=F(v4) x 2 -—12 + wvl 3 + wl)=(wv22 + w23) + wva x 2 - (wvl2 + wvl 3 + svl)=—svl + va x 2 + (w22 — wvl 2) + (wv23 — wvl 3)——svl + wva x 2( .. wv22 = wvl2,wv23 = wvl3)(3)因此，差分输入放大器27的噪声增益变为传统差分输入放大器7的 噪声增益的一半。虽然这是其中三个模拟输入信号的一个信号被选择的情 况，然而噪声增益随所选择的模拟信号的数目变化。例如，当包括第一和 第四开关30和33的以及包括第二和第五开关31和34的两个开关对闭合 时，关于每个输入到第一和第二输入端子(IN1和IN2) 21和22的信号的 增益变为单倍，.并且噪声增益变为三倍。当包括第一和第四开关30和33、第二和第五开关31和34以及第三 和第六开关32和35的三个开关对闭合时，关于每个输入信号的增益变为单倍，并且噪声增益变为四倍。因此，当所选择的信号数目为M时，噪声 增益变为(M+l)倍。相同结论可以被应用于其中M是4或者更大的情况。当多个信号被选择时，所选择的多个信号被差分输入放大器27相加 以输出到输出端子(OUT) 29。图5示出根据第二实施例的选择电路的示意图。在第二实施例中，根 据第一实施例的选择开关被修改使得在第一开关单元24中的每个MOS晶 体管的尺寸与在第二开关单元25中的相应的MOS晶体管的尺寸不同。在 下文中，第四到第六开关33到35的每一个的尺寸大约是第一到第三开关 30到32的每一个的尺寸的三分之二。在这种情况下，在同相输入端子和电源SG之间的电阻值变为第一实 施例中的所述电阻值的三倍。为了对此进行表示，电阻43和44被串联连 接到电阻器42。电阻42到44的电阻值都是Rl。从输出端子(OUT) 29 的角度来看，泄漏到第一和第二开关单元24和25中的噪声具有相同的值 和不同的极性。因此，该噪声不会被输出到输出端子(OUT) 29。第二实施例具有如 下的优点开关占用半导体衬底上的更小的区域。虽然在第二实施例中每 个开关的传导电阻变大，但是增大的传导电阻并无不良影响，这是因为输 入到第二开关单元25中每个开关的信号是幅值不会较大程度变化的恒定 直流电压。以下将说明差分输入放大器27的输入换算噪声iwa的影响。在图5 中，用如下的等式(4)来表示第一开关单元24的输出节点A的电压V(A) 和第二开关单元25的输出节点B的电压V(B)。因此，由如下的等式(5) 所表示的信号V(OUT)被输出到输出端子(OUT) 29。因此，以与第一实 施例类似的方式，关于输入信号svl的增益是单倍的，而差分输入放大器 27的噪声增益是两倍的。在上述的实施例中，优选地，第一开关单元24中的每个路径的增益 与第二开关单元25中的每个路径的增益基本相同。在这种情况下，优选 地，第一开关单元24中的闭合开关的数目等于第二开关单元25中的闭合 开关的数目。可替代地，第二开关单元25中的开关中所包括的每个MOS晶体管的尺寸可以是第一开关单元24中的开关中所包括的每个MOS晶体管的尺寸的N分之一，其中N是正实数。在这种情况下，优选地，第二开 关单元25中的每个路径的增益大约是第一开关单元24中的每个路径的增 益的N倍。「")=，) 二 ,3( v32 + v33) + wv<2(4)，6T) = F( x ; - ^ —1 +肌l 2 + wl 3)=r04) x 2 — (wvl 2 + wvl 3 + s vl)=(wv32 + wv33)x 5 + x 2 - (wvl2 + wvl3 + svl)3 3=—svl + wva x 2 + (wv32 x — w12) + (wv33 x--wv2 22 2 (wv32 — wvl2x—, w33 = m43 x—)(5)此外，第一和第二开关单元24和25中的MOS晶体管和电阻，以及 放大器27可以被形成在相同半导体衬底上。MOS晶体管可以是N型、P 型或者N型和P型的互补类型。相同类型的MOS晶体管可以被形成在相 同阱区中。根据上述的实施例，泄漏到第一和第二开关单元24和25中的噪声被 放大器27相加，因此从选择电路输出的噪声减小。当第一和第二开关单 元24和25的增益基本上相同并且在第一和第二开关单元24和25中的闭 合开关的数目相等时，在第一和第二开关单元24和25中的通过断开的寄 生元件泄漏到路径中的噪声变为相同的。因此，第一和第二开关单元24 和25中的泄漏到路径中的噪声通过放大器27被抵消。此外，即使MOS晶体管的尺寸在第一和第二开关单元24和25之间不同，通过调整每个增益，在每个开关单元中的通过断开的寄生元件泄漏到每个路径中的噪声也变得相同。因此，第一和第二开关单元24和25中 的泄漏到路径中的噪声通过放大器27被抵消。此外，通过使第一或第二 开关单元24或25的任一个的尺寸成为另一个开关单元24或25的N分之 一，选择电路所占用的区域可以被减小。此外，当第--幵关单元24选择一个信号并且其增益为1时，关于输 入换算噪声的放大器27的噪声增益变为2。换言之，无论输入选择电路的 信号的数目如何，只要一个信号被第一开关单元24选择，那么噪声增益 就变为信号增益的两倍。根据在上文中说明的实施例，通过其中的寄生电容和寄生电阻泄漏到 每个开关中的噪声，以及放大器27的噪声增益可以被减小。此外，可以 从多个模拟输入信号中选择不止一个信号，并通过相加所选择的信号来将 其输出。虽然为了完整和清楚的公开已经关于具体实施例描述了本发明，但是 随附权利要求书并不因此受到限制，而是将被解释为包含本领域中的技术 人员可以想到的完全落入在此提出的基本教导范围内的所有修改和替代结 构。相关申请的交叉引用本申请基于并要求2007年5月1日递交的在先日本专利申请No. 2007-120805的优先权，该日本专利申请的全部内容通过引用被结合于 此。
权利要求
1. 一种选择电路，包括第一开关单元，从输入其中的多个模拟信号中选择并输出第一信号；第二开关单元，从供应到其中的参考电压输出第二信号；以及放大器，将所述第一信号与所述第二信号相加。
2. 如权利要求1所述的选择电路，其中所述第一开关单元包括多条第一路径，所述模拟信号分别通过所述第 一路径，所述第二开关单元包括多条第二路径，所述第二路径被供给所述参考 电压并且数目与所述第一路径相等，并且所述第一路径的增益分别与所述第二路径的增益相同。
3. 如权利要求2所述的选择电路，其中所述第一开关单元包括多个第一开关，所述第一幵关被设置在所述第 一路径上并且分别在闭合状态和断开状态之间切换所述第一路径，所述第二开关单元包括多个第二开关，所述第二开关被设置在所述第 二路径上并且分别在闭合状态和断开状态之间切换所述第二路径，并且处于所述闭合状态的所述第一开关和处于所述闭合状态的所述第二开 关数目相等。
4. 如权利要求1所述的选择电路，其中所述第一开关单元包括多个第一开关和多个分别与所述第一开关串联 连接的第一电阻器，所述第一开关包括NMOS晶体管或PMOS晶体管， 并且所述NMOS晶体管或所述PMOS晶体管，所述第一电阻器，以及所 述放大器被形成在半导体衬底上。
5. 如权利要求4所述的选择电路，其中所述第二开关单元被形成在所 述半导体衬底上，并且包括多个第二开关和多个分别与所述第二开关串联 连接的第二电阻器，所述第二开关的每个开关的结构与所述第一开关的相 同。
6. 如权利要求1所述的选择电路，其中所述第一幵关单元包括多个第一开关和多个分别与所述第一开关串联 连接的第一电阻器，所述第一开关包括互补型MOS晶体管，所述互补型MOS晶体管的每个具有NMOS晶体管和PMOS晶体管，并且所述互补型MOS晶体管，所述第一电阻器，以及所述放大器被形成 在半导体衬底上。
7. 如权利要求6所述的选择电路，其中所述第二开关单元被形成在所 述半导体衬底上，并且包括多个第二开关和多个分别与所述第二开关串联 连接的第二电阻器，所述第二开关的每个开关的结构与所述第一开关的相 同。
8. 如权利要求7所述的选择电路，其中NMOS晶体管被形成在一个阱 上，并且PMOS晶体管被形成在另一个阱上。
9. 如权利要求5所述的选择电路，其中所述第一开关单元包括多条第一路径，所述模拟信号分别通过所述第 一路径，所述第二开关单元包括多条第二路径，所述第二路径被供给所述参考 电压并且数目与所述第一路径相等，所述第二开关单元中的每个NMOS晶体管或PMOS晶体管的尺寸是 所述第一开关单元中的每个NMOS晶体管或PMOS晶体管的尺寸的N分 之一，并且所述第二路径的每个的增益大约是所述第一路径的每个的增益的N 倍，其中N是正实数。
10. 如权利要求7所述的选择电路，其中所述第一开关单元包括多条第一路径，所述模拟信号分别通过所述第 一路径，所述第二开关单元包括多条第二路径，所述第二路径被供给所述参考 电压并且数目与所述第一路径相等，所述第二开关单元中的每个互补型MOS晶体管的尺寸是所述第一开 关单元中的每个互补型MOS晶体管的尺寸的N分之一，并且所述第二路径的每个的增益大约是所述第一路径的每个的增益的N 倍，其中N是正实数。
全文摘要
本发明提供一种选择电路，其包括从输入其中的多个模拟信号中选择并输出第一信号的第一开关单元；根据供应到其中的参考电压输出第二信号的第二开关单元；以及将该第一信号与该第二信号相加的放大器。
文档编号H03F3/45GK101299594SQ20081009470
公开日2008年11月5日 申请日期2008年5月4日 优先权日2007年5月1日
发明者宫田美模 申请人:富士通株式会社