专利名称：复位信号延时装置的利记博彩app
技术领域：
本发明涉及信号处理技术，特别是涉及一种复位信号的延时装置。
背景技术：
电路模块或由多个电路模块构成的电路系统一般都设置有复位信号，对 待复位的电路模块或电路系统而言，所提供的复位信号有效时间不 一定满足 待复位电路模块或电路系统复位时间要求。
以由若干电路模块组成的集成电路芯片为例来说明。集成电路芯片中， 每个电路模块的复位信号有效时间不一定相同，因此，集成电路芯片的总体 复位信号有效时间不一定能同时满足集成电路芯片上的每个电路模块，导致 在总体复位信号有效时间内，部分电路模块无法完成复位，进而，导致整个 集成电路芯片复位失败。比如，集成电路芯片中，大部分电路模块的复位有
效时间为5ms，但存在一个电路模块，该电路模块的复位有效时间为10ms， 而集成电路模块的总体复位信号有效时间被设计为8ms，那么，在集成电路 芯片复位状态下，复位有效时间为10ms的电路模块不能完成复位，导致整 个集成电^^芯片无法完成复位。
目前，集成电路芯片或集成电路芯片上的电路模块通过一个同步触发器 来延长复位信号的有效周期；但是，如果同步触发器的驱动时钟信号不稳定， 那么，会导致同步触发器处于亚稳定状态，同步触发器的亚稳定状态又会导 致集成电路芯片复位信号的不稳定，直接影响系统的正常运行。
由此可见，采用一个同步触发器延长复位信号有效周期的方式，无论同 步触发器是处于稳定状态，还是处于亚稳定状态，均导致了集成电路芯片复 位失败率较高的状况，进而，导致集成电路芯片无法正常运行。
发明内容
有鉴于此，本发明的主要目的在于提供一种复位信号延时装置，通过延 长复位信号有效时钟周期，来降低待复位电路复位失败率。
为了达到上述目的，本发明提出的技术方案为
一种复位信号延时装置，所述装置包括延时单元、逻辑处理电路和逻辑适
配单元；其中，
所述延时单元，用于根据本地时钟信号，采用异步计数器进行延时，计数 器各级输出信号作为逻辑适配单元输入信号；
所述逻辑处理电路，用于根据本地时钟，复位输入信号经滤波后作为异步 计数器复位信号和逻辑适配单元输入信号；
所述逻辑适配单元，用于对异步计数器各级输出信号、经过逻辑处理电路 处理的复位输入信号进行逻辑适配，逻辑适配后的第 一输出信号作为待复位电 路复位信号，第二输出信号作为延时单元的本地时钟控制信号。
上述方案中，所述延时单元包括门时钟电路和异步计数器，异步计数器由 两级或两级以上的触发器组成；所述门时钟电路用于通过所述本地时钟控制信 号控制本地时钟信号的接通或关断，所述门时钟电路输出信号作为异步计数器 第一级触发器的时钟信号；所述异步计数器用于根据所述门时钟电路输出信号 进行计数，并将各级触发器反向输出信号发送至所述逻辑适配单元。
上述方案中，所述触发器为D触发器，所述门时钟电路输出信号作为第一 级D触发器时钟信号，第一级D触发器反向输出信号作为自身输入信号；最后 一级D触发器的反向输出信号作为自身输入信号；第一级D触发器和最后一级 D触发器之间的每一级D触发器反向输出信号作为自身输入信号，前一级D触 发器反向输出信号作为下一级D触发器时钟信号；从第一级D触发器到最后一 级D触发器的各级D触发器反向输出信号作为所述逻辑适配单元输入信号。
上述方案中，所述逻辑适配单元包括一个或非门、 一个非门和一个与门； 所述或非门输入信号为所述各级D触发器反向输出信号，所述或非门输出信号一方面作为所述与门的一个输入信号，另一方面作为所述非门输入信号，所述 非门输出信号作为所述门时钟电路的本地时钟控制信号，所述逻辑处理电路输 出信号作为所述与门的另 一个输入信号，所述与门输出信号作为待复位电路复位信号。
综上所述，本发明提出的一种复位信号延时装置，如果复位输入信号有 效，则待复位电路复位信号有效，复位输入信号由有效电平变为无效电平的 跳变触发异步计数器进行计数，通过对异步计数器各级触发器输出信号进行 逻辑处理，来保证异步计数器计数过程中待复位电路复位信号在复位输入信 号变为无效后仍能保持有效， 一直到异步计数器计数结束，因此，本发明所 述复位信号延时装置大大降低了待复位电路复位失败率。
图1为本发明所述复位延时装置的组成结构示意图。
图2为延时单元的组成结构示意图。
图3为本发明实施例所述复位延时装置的组成结构示意图。 图4为本发明实施例的信号时序图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图及具体 实施例对本发明作进一 步地详细描述。
如图1所示，本发明所述复位信号延时装置包括延时单元1、逻辑处理电 路2和逻辑适配单元3;其中，所述延时单元1用于根据本地时钟信号，采用 异步计数器进行延时，计数器各级输出信号作为逻辑适配单元3输入信号；所 述逻辑处理电路2用于根据本地时钟，复位输入信号经滤波后作为异步计数器 复位信号和逻辑适配单元3输入信号；所述逻辑适配单元3用于对异步计数器 各级输出信号、经过逻辑处理电路2处理的复位输入信号进行逻辑适配，逻辑 适配后的第一输出信号作为待复位电路复位信号，第二输出信号作为延时单元1的本地时钟控制信号。
如图2所示，所述延时单元1包括门时钟电路11和异步计数器12,异步 计数器12由两级或两级以上的触发器组成；门时钟电路11用于通过本地时钟 控制信号控制本地时钟信号的接通或关断，门时钟电路11输出信号作为异步计 数器12第一级触发器的时钟信号；异步计数器12用于将逻辑处理电路2输出 信号作为各级触发器复位信号；根据门时钟电路ll输出信号进行计数，并将各
级触发器反向输出信号发送至所述逻辑适配单元3。
实际应用中，当所述本地时钟控制信号值为有效电平时，所述门时钟电路 11接通本地时钟信号，即，所述门时钟电路11输出信号为本地时钟信号；当 所述本地时钟控制信号值为无效电平时，所述门时钟电路11关断本地时钟信 号，即，所述门时钟电路11输出信号值恒为高电平或低电平。所述本地时钟控 制信号值的有效电平可以才艮据实际情况自行确定，可以为高电平，也可以为低 电平。
所述触发器为D触发器，所述门时钟电路11输出信号作为第一级D触发 器时钟信号，第一级D触发器反向输出信号作为第一级D触发器输入信号；第 一级D触发器反向输出信号作为第二级D触发器时钟信号，第二级D触发器 反向输出信号作为第二级D触发器输入信号；第二级D触发器反向输出端信号 作为第三级D触发器时钟信号，依次类推，第(n-l)级D触发器反向输出信 号作为第n级D触发器时钟信号，第n级D触发器反向输出信号作为第n级D 触发器输入信号；每一级D触发器将自身反向输出信号发送至所述逻辑适配单 元3;其中，n为自然H
所述逻辑适配单元3包括一个或非门、 一个非门和一个与门；所述或非门 具有n个输入端和一个输出端，所述各级D触发器反向输出信号分别作为所述 或非门各输入信号，所述或非门输出信号一方面作为所述与门的一个输入信号， 另一方面作为所述非门输入信号，所述非门输出信号作为所述门时钟电路11的 本地时钟控制信号，所述逻辑处理电路2输出信号作为所述与门的另 一个输入 信号，所述与门输出信号作为待复位电路复位信号。本发明所述复位信号延时装置采用n级异步计数器，当复位输入信号由低 电平跳变到高电平后的第2n个本地时钟的时钟周期到来时，n级D触发器输出 信号值均为高电平，相应地，n级D触发器反向输出信号值均为低电平，所述 或非门输出信号值由低电平跳变为高电平，所述非门输出信号值由高电平跳变 为低电平，即，本地时钟控制信号值由高电平跳变为低电平，此时，所述门时 钟电路ll关断本地时钟信号，使得各级D触发器反向输出信号值稳定为低电 平，即，所述或非门输出信号值稳定为高电平。
综上所述，所述复位信号延时装置将待复位电路复位信号有效周期延长了 2n个本地时钟周期，所述2n个本地时钟周期包括了逻辑处理单元2滤波处理所 需的本地时钟周期。
实际应用中，根据待复位电路的实际需要确定组成所述异步计数器12中触 发器的数目，即，根据实际需要确定n的取值。
实施例
如图3所示，本实施例所述复位延时装置包括延时单元1、逻辑处理电 路2和逻辑适配单元3;
延时单元1包括门时钟电路11和异步计数器12，所述异步计数器12 由四级D触发器组成，每级D触发器都包括时钟信号端、输入端D、输出 端Q、反向输出端。和复位端R;所述门时钟电路11的一个输入信号为本地 时钟信号，另一输入信号为本地时钟控制信号，所述门时钟电路ll输出信 号作为第一级D触发器1201时钟信号端，第一级D触发器1201反向输出 信号作为第一级d触发器1201输入信号；第一级D触发器1201反向输出 信号作为第二级D触发器1202时钟信号入端，第二级D触发器1202反向 输出信号作为第二级D触发器1202输入信号；第二级D触发器1202反向 输出信号作为第三级D触发器1203时钟信号端，第三级D触发器1203反 向输出信号作为第三级D触发器1203输入信号；第三级D触发器1203反 向输出信号作为第四级D触发器1204时钟信号端，第四级D触发器1204反向输出信号作为第四级D触发器1204输入信号；四级D触发器1201 ~ 1204将各自的反向输出信号发送至逻辑适配单元3;逻辑处理电路2输出信 号作为四级D触发器1201 ~ 1204复位信号。
所述逻辑处理电路2,用于根据本地时钟信号对复位输入信号进行去毛 刺等滤波处理，并将输出信号作为四级D触发器1201 ~ 1204复位信号。本 实施例中，逻辑处理电路2对复位输入信号的处理需要2个本地时钟周期。
逻辑适配单元3包括一个具有四个输入端的或非门31、 一个非门32和 一个与门33;所述或非门31用于对四级D触发器1201 ~ 1204各自的反向 输出信号进行或非处理，或非处理后得到的信号一方面作为所述非门32输 入信号，另一方面作为所述与门23的一个输入信号；所述非门32用于对或 非门31输出信号进行反向处理，反向处理后得到本地时钟控制信号；所述 与门33用于对或非门31输出信号和逻辑处理电路2输出信号进行与处理， 与处理后得到的信号作为待复位电路复位信号。
本实施例中，复位输入信号值为低电平时触发复位延时电路，如图4所 示，逻辑处理电路2对输入复位信号进行滤波处理后的输出信号值也为低电 平，四级D触发器1201 ~ 1204的复位信号值均为低电平，四级触发器1201 ~ 1204输出信号值均为低电平，反向输出信号值为高电平；由于四级D触发 器1201 ~ 1204反向输出信号分别作为所述逻辑适配单元3中或非门31的四 个输入信号，而或非门31的四个输入信号值均为高电平，所以或非门31输 出信号值为低电平，进而，非门32输出信号值为高电平，延时单元l中门 时钟电路11接通本地时钟信号；在预先设计的输入复位信号有效时钟周期 内，与门33输出信号值为低电平，这时，待复位电路正处于复位状态。
当输入复位信号值由低电平跳变到高电平后，异步计数器12在本地时 钟上升沿触发下从O开始递增计数，计数到第16时，四级D触发器1201 1201输出信号值均为高电平，四级D触发器1201 ~ 1201反向输出信号值均 为低电平，或非门31输出信号值由低电平跳变到高电平，此时，非门32输 出信号值由高电平跳变到低电平，门时钟电路11关断本地时钟信号，与门33输出信号值由低电平跳变为高电平，延时结束，四级D触发器1201 ~ 1204 输出信号值稳定为高电平，与门33输出信号值也稳定为高电平。
从图4中可以看出，在逻辑处理电路2输出信号值为高电平的情况下， 门时钟电路11输出信号值由低电平到高电平的跳变触发第一级D触发器 1201反向输出信号值由高电平跳变到低电平，当门时钟电路11的下一个上 升沿到来时，第一级D触发器1201反向输出信号值由低电平跳变到高电平， 可以得到第一级D触发器1201输出频率是本地时钟的二分之一。
第一级D触发器1201反向输出信号作为第二级D触发器1202时钟信 号，第一级D触发器1201反向输出信号值由低电平到高电平的跳变触发第 二级D触发器1202反向输出信号值由高电平跳变到低电平，当第一级D触 发器1201下一个反向输出信号值由低电平跳变到高电平时，第二级D触发 器1202反向输出信号值由低电平跳变到高电平，可以得到第二级D触发 器1202输出频率是第一级'D触发器1201输出频率的二分之一，即，第二 级D触发器1202 ^T出频率是本地时钟频率的四分之一。
第二级D触发器1202反向输出信号作为第三级D触发器1203时钟信 号，第二级D触发器1202反向输出信号值由低电平到高电平的跳变触发第 三级D触发器1203反向输出信号值由高电平跳变到低电平，当第二级D触 发器1202下一个反向输出信号值由低电平跳变到高电平时，第三级D触发 器1203反向输出信号值由低电平跳变到高电平，可以得出第三级D触发 器1203输出频率是第二级D触发器输出频率的二分之一，第三级D触发器 1203输出频率是第一级D触发器1201输出频率的四分之一，第三级D触发 器输出频率是本地时钟频率的八分之一。
第三级D触发器反向输出信号作为第四级D触发器时钟信号，第三级 D触发器反向输出信号值由低电平到高电平的跳变触发第四级D触发器反 向输出信号值由高电平跳变到低电平，当第三级D触发器下一个反向输出 信号值由低电平跳变到高电平时，第四级D触发器反向输出信号值由低电 平跳变到高电平，可以得出第四级D触发器输出频率是第三级D触发器1203输出频率的二分之一，第四级D触发器输出频率是第二级D触发器1202 输出频率的四分之一，第四级D触发器输出频率是第一级D触发器1201输 出频率的八分之一，第四级D触发器1204输出频率是本地时钟频率的十六 分之一。
在逻辑处理电路2输出信号值由低电平跳变为高电平后的第16个本地 时钟周期(包括逻辑处理电路2去毛刺处理的2个时钟周期)上升沿到来时 刻，四级D触发器1201 ~ 1204反向输出信号值均为低电平，四级D触发器 1201 ~ 1204输出信号值均为高电平，或非门31输出信号值由低电平跳变到 高电平，非门32输出信号值由高电平跳变到低电平，此时，由于逻辑处理 电路2输出信号值和或非门31输出信号值同时为高电平，所以与门33输出 信号值由低电平跳变为高电平，待复位电路中各电路模块结束复位过程。
/人本实施例的复位延时过程来看，通过四级D触发器1201 ~ 1204组成 的异步计数器12的计数延时，使得复位信号的有效周期延长了 16个时钟周
位电路中各电路模块有效完成复位同步。
实际应用中，异步计数器采用哪种触发器、所采用的触发器数目均可根 据实际情况确定，如果待复位电路中各电路的复位信号需要延长30个时钟 周期，那么，可以在本实施例异步计数器中再增加一级D触发器。
综上所述，以上仅为本发明的较佳实施例而已，并非用于限定本发明的 保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改 进等，均应包含在本发明的保护范围之内。
权利要求
1. 一种复位信号延时装置，其特征在于所述装置包括延时单元、逻辑处理电路和逻辑适配单元；所述延时单元，用于根据本地时钟信号，采用异步计数器进行延时，计数器各级输出信号作为逻辑适配单元输入信号；所述逻辑处理电路，用于根据本地时钟，复位输入信号经滤波后作为异步计数器复位信号和逻辑适配单元输入信号；所述逻辑适配单元，用于对异步计数器各级输出信号、经过逻辑处理电路处理的复位输入信号进行逻辑适配，逻辑适配后的第一输出信号作为待复位电路复位信号，第二输出信号作为延时单元的本地时钟控制信号。
2、 根据权利要求1所述的装置，其特征在于所述延时单元包括门时钟电 路和异步计数器，异步计数器由两级或两级以上的触发器组成；所述门时钟电路，用于通过所述本地时钟控制信号控制本地时钟信号的接通或关断，所述门时钟电路输出信号作为异步计数器第一级触发器的时钟信号； 所述异步计^:器，用于将所述逻辑处理单元输出信号作为各级触发器复位 信号；根据所述门时钟电路输出信号进行计数，各级触发器反向输出信号作为 所述逻辑适配单元输入信号。
3、 根据权利要求2所述的装置，其特征在于所述触发器为D触发器， 所述门时钟电路输出信号作为第一级D触发器时钟信号，第一级D触发器反向 输出信号作为自身输入信号；最后一级D触发器的反向输出信号作为自身输入 信号；第一级D触发器和最后一级D触发器之间的每一级D触发器反向输出 信号作为自身输入信号，前一级D触发器反向输出信号作为下一级D触发器时 钟信号；从第一级D触发器到最后一级D触发器的各级D触发器反向输出信 号作为所述逻辑适配单元输入信号。
4、 根据权利要求3所述的装置，其特征在于所述逻辑适配单元包括一个 或非门、 一个非门和一个与门；所述或非门输入信号为所述各级D触发器反向输出信号，所述或非门输出信号一方面作为所述与门的一个输入信号，另一方 面作为所述非门输入信号，所述非门输出信号作为所述门时钟电路的本地时钟 控制信号，所述逻辑处理电^^输出信号作为所述与门的另一个输入信号，所述 与门输出信号作为待复位电路复位信号。
全文摘要
本发明涉及一种复位信号延时装置，所述装置包括延时单元、逻辑处理电路和逻辑适配单元；所述延时单元用于根据本地时钟信号，采用异步计数器进行延时，计数器各级输出信号作为逻辑适配单元输入信号；所述逻辑处理电路用于根据本地时钟，复位输入信号经滤波后作为异步计数器复位信号和逻辑适配单元输入信号；所述逻辑适配单元用于对异步计数器各级输出信号、经过逻辑处理电路处理的复位输入信号进行逻辑适配，逻辑适配后的第一输出信号作为待复位电路复位信号，第二输出信号作为延时单元的本地时钟控制信号。所述装置大大降低了待复位电路复位失败率，可广泛应用于电路系统中。
文档编号H03K5/135GK101286735SQ20081003841
公开日2008年10月15日 申请日期2008年5月29日 优先权日2008年5月29日
发明者勇 刘, 伟 王, 陆建华 申请人:那微微电子科技(上海)有限公司