专利名称：自偏置锁相环的利记博彩app
技术领域：
本发明涉及锁相环技术，特别是涉及一种自偏置锁相环。
背景技术：
锁相环(PLL， Phase Locked Loop )被广泛应用于系统级芯片(SOC, System onChip)中，以构成频率合成器、时钟发生器等。图l为一种锁相环的基本结 构，鉴频鉴相器(PFD， Phase Frequency Detector) lO检测输入信号Fref和反馈 信号Ffb的频差和相差，产生脉冲控制信号UP、 DN送入电荷泵(CP， charge pump) 20;在电荷泵20中脉沖控制信号UP、 DN被转换成电流Ip对环路滤波器 (LP， Lo叩Filter) 30的电容Cp进行充放电，环路滤波器30产生控制电压V改, 送入压控振荡器(VCO, Voltage Control Oscillator) 40;压控振荡器40在控制
电压V^升高时加快振荡频率，在控制电压VeW降低时减慢振荡频率。压控振
荡器40的输出信号F。ut经过分频器50产生反馈信号Fft，整个系统形成一个反馈 系统，输出信号F。ut的频率和相位被锁定到固定频率和相位。
图l所示的锁相环的环路带宽C0n由公式(1)表示，环路的阻尼因子
(damping factor)《由公式(2 )表示
《/p
仏=-^ ( 1 )
山
其中，Cp为环路滤波器30的电容，Rp为环路滤波器30的电阻，Ip为对电容Cp 进行充电或i文电的电流(即电荷泵20输出的充电或放电电流)，Kv为压控振 荡器40的增益，N为分频器(Divider) 50的分频数。高性能、低抖动的锁相环是不易受工艺、电压和温度(PVT)变化的影响，
其环路带宽(On与输入信号的角频率COref(以下简称为输入频率，(Oref=27lFref， Fref 为输入信号的频率)的比值、环路的阻尼因子《应为固定值，这样，输入频率 的范围就可以不受限制，锁相环的环路带宽能够跟踪锁相环的输入频率。图l
所示的锁相环，在电荷泵20输出的电流Ip、环路滤波器30的电容Cp、压控振荡 器40的增益Kv确定的情况下，改变环路滤波器30的电阻Rp、分频器50的分频
数N,环路带宽COn与输入频率COref的比值、环路的阻尼因子纟就不再是固定值， 这样就限制了锁相环的设计。
自偏置锁相环(Self-Biased PLL )可以解决上述问题，即使环路滤波器的
电阻、分频器的分频数变化，其环路带宽COn与输入频率叫ef的比值、环路的阻
尼因子《能够保持固定值。文献"Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques" (John G. Maneatis, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 31, NO. 11, NOVEMBER 1996 ) 7>开了 一种 自偏置锁相环的基本结构，如图2所示，电容d和偏置生成器(BiasGen.) 60 构成环路滤波器31，也就是说，由偏置生成器60建立环路滤波器31的电阻， 在偏置生成器60的偏置电压Vap的输出端加上一个额外的电荷泵21输出的电 流，这样，电荷泵20对电容d进行充放电，电荷泵21对偏置生成器60建立的 电阻进行充》文电。
偏置生成器60用于乂人控制电压VcTRL生成偏置电压VBP和VBN,以提供压控
振荡器41的输入电压。如图3所示，偏置生成器60包括偏置初始化(Biaslnit.) 电路601、放大器偏置(Amplifier Bias )电路602、差分放大(Diff. Amplifier) 电路603、半緩沖复制(Half-Buffer Replica)电路604、控制电压緩冲(VCTRL Buffer)电路605。放大器偏置电路602为差分放大电路603提供偏置，差分放 大电路603调节偏置电压VBN,使得半緩冲复制电路604和控制电压緩冲电路
605将控制电压VcTRL复制到输出端的偏置电压VBP，即VBP=VCTRL。压控振荡器41由n个(n>3)緩冲级构成，例如图4所示的3个带对称负载 的差分緩沖延时级410构成的压控振荡器41。偏置电压V抓为对称负载411、412 提供偏置电流21。 (1o为流过对称负载411或412的电流)，对称负载411、 412 的偏置电压VBP等于控制电压VcTRL,对称负载411、 412的等效电阻等于l/2gm,
gm为对称负载中 一个晶体管的跨导，随着控制电压Vctrl的变化，对称负载41 1 、
412的电阻发生变化，緩冲级的延时也发生变化，压控振荡器41的输出信号 (CK+或CK-)的频率发生变化。
设电荷泵20、 21输出的电流Ip为压控振荡器41的偏置电流2Io的x倍，即 Ip=x'2ID，偏置生成器60中对称负载606建立的环路滤波器31的电阻Rp为压控振 荡器41的緩冲级410的等效电阻I^的y倍，即Rp二yR^y/2gm,因此，图2所示的
自偏置锁相环的环路带宽COn与输入频率叫ef的比值由公式(3 )表示，环路的阻
尼因子《由公式(4)表示
A —虚,、
其中，CB是压控振荡器41的寄生电容。因此，通过电路设计使参数x、 y与分 频数N满足一定的比例关系，消去分频数N,就可以使锁相环的阻尼因子《以及
环路带宽与输入频率的比值①n/q)ref仅由制造工艺中屯容Cb、 Q的相对值决定。
在上述自偏置锁相环的基本结构的基础上，John G. Maneatis等人提出了 一种自偏置锁相环的具体实现方式(参考文献"Self-Biased High-Bandwidth Low-Jitter l-to-4096 Multiplier Clock Generator PLL，，，正EE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 38, NO. 11， NOVEMBER 2003 ),以得到乂> 式(3) 、 (4)中的参数x和y。如图5所示，通过可编程1/N电流镜(Prog. 1/N Current Mirror) 70,将电荷泵20、 21输出的电流IJ殳为压控振荡器41的偏置电流的1/N倍，即x4/N;通过增加电容C2、平衡开关S等转换电路，将环路滤波 器32的电阻Rp设为压控振荡器41的緩冲级的等效电阻l/2gm的N.CVC2倍，即 y=N.CB/C2，由此得到
<formula>formula see original document page 7</formula>
(6)
其中，《=(^ + (:2，环路带宽COn与输入频率OW的比值、环路的阻尼因子g仅 由制造工艺中电容CB、 d和CV夹定，而与环路滤波器的电阻Rp、分频器的分
频数N无关。
然而，图5所示的自偏置锁相环为了使参数x、 y与分频数N满足一定的比
例关系，以达到环路带宽COn与输入频率叫ef的比值、环路的阻尼因子《与环路滤
波器的电阻Rp、分频器的分频数N无关的目的，又引入了一个新的参^t,即电
容C2，并且，为了平衡电容d和C2上的电压，又增加了包含有电容C2、平衡
开关s等电路元件的转换电路，这样也就增加了电路设计的复杂度。
发明内容
本发明解决的问题是，提供一种自偏置锁相环，以简化参数设定和电路 设计。
为解决上述问题，本发明提供一种自偏置锁相环，包括第一电荷泵、第 二电荷泵，所述第一电荷泵的输出端与充放电电容连接，输出控制电压，所 述第一电荷泵输出的电流等于第一常数和压控振荡器的偏置电流的乘积与分
频器的分频数的比值；所述第二电荷泵的输出端与偏置生成器的第一偏置电
压输出端连接，所述第一偏置电压等于所述控制电压，所述第二电荷泵输出的电流等于压控振荡器的偏置电流与第二常数的比值；所述偏置生成器的输 出电阻与压控振荡器的差分緩沖延时级的等效电阻成倍数关系。
可选的，所述第一电荷泵输出的电流由第一电流镜提供，所述第一电流 镜的输入端连接偏置生成器的第二偏置电压输出端，所述第二偏置电压输出 端为压控振荡器提供偏置电流，所述第一电流镜的输出端连接第一电荷泵， 所述第一电流镜的输出电流为输入电流的K,/N倍，其中，K!是第一常数，N 是分频器的分频数；所述第二电荷泵输出的电流由第二电流镜提供，所述第 二电流镜的输入端连接偏置生成器的第二偏置电压输出端，所述第二电流镜 的输出端连接第二电荷泵，所述第二电流镜的输出电流为输入电流的1/K2倍，
其中，K2是第二常数。
可选的，所述第一常数等于l，所述第二常数等于4，所述偏置生成器的 输出电阻等于压控振荡器的差分緩冲延时级的等效电阻。
可选的，所述第一常数等于1,所述第二常数等于40，所述偏置生成器 的输出电阻为压控振荡器的差分緩沖延时级的等效电阻的10倍。
可选的，所述偏置生成器包括放大器偏置电路、差分放大电路、半缓 冲复制电路和控制电压緩沖电路，所述放大器偏置电路为差分放大电路提供 偏置，所述差分放大电路根据电源电压和控制电压调节第二偏置电压，所述 半缓沖复制电路和控制电压緩冲电路将控制电压复制到第一偏置电压。
可选的，所述控制电压緩冲电路包括两个栅极、漏极与所述第二电荷泵 的输出端连接的PMOS管，所述两个PMOS管构成所述偏置生成器的输出电 阻。
与现有技术相比，上述技术方案将两个电荷泵输出的电流设定为不同， 其中，对电容进行充放电的第 一 电荷泵输出的电流正比于压控振荡器的偏置 电压且反比于分频器的分频数，对电阻进行充放电的第二电荷泵输出的电流 正比于压控振荡器的偏置电压而与分频器的分频数无关，这样，第二电荷泵可以直接给电阻充放电，并且不需要引入新的参数就可以消去公式中的分频 无关。由于上述技术方案省去了现有技术中引入的新参数，因而简化了自偏
置锁相环的参数设定；并且，上述技术方案也不需要包含有新参数的转换电 路，因而简化了自偏置锁相环的电路设计。
图l是一种锁相环的基本结构示意图2是一种自偏置锁相环的基本结构示意图3是图2所示的自偏置锁相环的偏置生成器的电路图4是图2所示的自偏置锁相环的压控振荡器的电路图5是现有的一种自偏置锁相环的实现方式的结构示意图6是本发明实施方式的自偏置锁相环的结构示意图7是图6所示的自偏置锁相环的偏置生成器的电路图。
具体实施例方式
本发明实施方式通过设定两个电荷泵输出不同的电流，使公式(3)、 (4) 中的参数x与分频数N成反比，参数y与分频数N成正比，从而不需要引入 新的参数就可以消去公式中的分频数N,因此得到了与分频器的分频数N无
关的环路带宽(On与输入频率OVf的比值以及环路的阻尼因子g。
上述"设定两个电荷泵输出不同的电流可以消去公式(3)、 (4)中的分 频数N"的结论是通过下面的推导得出的
公式(5)是现有的电荷泵型锁相环的环路滤波器上形成的控制电压的计算公 式，其中，AFcW是电荷泵输出的电流I在环路滤波器上形成的控制电压，
2;r
x是输出信号的相位变化，Rp是环路滤波器的电阻，Cp是环路滤波器的电容，s 是拉普拉斯(laplace)变换的复变量。将公式(5)变换为
这样，就把给电容Cp和电阻Rp充放电的电流分开，也就是用2个电荷泵分别
L 1
对电容Cp和电阻Rp进行充放电，从等号右边的第二项(A^x^x:「)可以
看到，对电容Cp进行充放电的电荷泵输出的电流为Ip。对于自偏置锁相环， 为了消去公式(3)、 (4)中的分频数N,如果设定参数x与分频数N成反比 (例如，x=l/N, IP=2ID/N ),则参数y应与分频数N成正比(即y=N/K )，因 此，自偏置锁相环的偏置生成器建立的环路滤波器的等效电阻Rp=yRo=
乙
NRo/K，将公式(5-1 )的等号右边的第一项(A^x^xi )变换为
2;rp 2;rW X 0 ^ 2;r〖。 。"
从公式(5-2 )可以看到，用输出的电流为IR=2ID/K的电荷泵对电阻Ro进行充 放电，可以等效于用电流为IP=2ID/N对偏置生成器建立的等效电阻Rp= NRo/K 进行充放电。
本发明实施方式的自偏置锁相环，包括鉴频鉴相器、第一电荷泵、第 二电荷泵、充放电电容、偏置生成器、压控振荡器和分频器，其中，所述第 一电荷泵的输出端与充放电电容连接，输出控制电压，所述第一电荷泵输出 的电流等于第一常数和压控振荡器的偏置电流的乘积与分频器的分频数的比 值；所述第二电荷泵的输出端与偏置生成器的第一偏置电压输出端连接，所 述第一偏置电压等于所述控制电压，所述第二电荷泵输出的电流等于压控振 荡器的偏置电流与第二常数的比值；所述偏置生成器的输出电阻与压控振荡器的差分緩冲延时级的等效电阻成倍数关系。
下面结合附图对本发明具体实施方式
做详细的说明。图6为本发明实施
方式的自偏置锁相环的结构示意图，所述的自偏置锁相环包括筌频鉴相器 10、第一电荷泵22、第二电荷泵23、充^t电电容Cp、偏置生成器62、压控 振荡器41和分频器50。
鉴频鉴相器IO,检测输入信号F^和反馈信号Fft的频差和相差，产生脉 冲控制信号UP、 DN。例如，在反馈信号Fft的相位滞后于输入信号F^时， 脉冲控制信号UP的脉冲宽度大于脉冲控制信号DN的脉冲宽度；在反馈信号 Ffb的相位超前于输入信号Fref时，脉冲控制信号UP的脉冲宽度小于脉冲控制 信号DN的脉冲宽度。
第一电荷泵22，将鉴频鉴相器IO输出的脉冲控制信号UP、 DN转换成 充电或放电电流Ic，第一电荷泵22的输出端与充放电电容Cp连接，其连接
端输出控制电压Vctrl。其中，在反馈信号Fft的相位滞后于输入信号Fref时，
脉冲控制信号UP的脉沖宽度大于脉冲控制信号DN的脉冲宽度，第一电荷泵 22输出与输入端Vc相等的充电电流Ic对电容Cp进行充电，电容Cp—端(即 第一电荷泵22的输出)的控制电压Vetri升高；在反馈信号Fft的相位超前于 输入信号Fref时，脉冲控制信号UP的脉冲宽度小于脉冲控制信号DN的脉冲 宽度，第一电荷泵22输出与输入端Vc相等的放电电流Ic使电容Cp进行放电， 电容Cp—端的控制电压Vefrl降低。
第二电荷泵23，将鉴频鉴相器IO输出的脉冲控制信号UP、 DN转换成 充电或放电电流IR，第二电荷泵23的输出端与偏置生成器62的第一偏置电
压VBP输出端连接。其中，在反馈信号F化的相位滞后于输入信号Fref时，脉
冲控制信号UP的脉冲宽度大于脉冲控制信号DN的脉冲宽度，第二电荷泵 23输出与输入端VR相等的充电电流lR对偏置生成器62的输出电阻I^进行充
电；在反馈信号Ffb的相位超前于输入信号Fref时，脉冲控制信号UP的脉冲宽度小于脉冲控制信号DN的脉沖宽度，第二电荷泵23输出与输入端Vr相 等的放电电流Ir使偏置生成器62的输出电阻Ro进行放电。
偏置生成器62，包括控制电压VcTRL输入端、输出第一偏置电压Vnp的
第一偏置电压输出端和输出第二偏置电压VBN的第二偏置电压输出端。偏置
生成器62从控制电压VcTRL生成第一偏置电压VBP和第二偏置电压VBN，其 中，控制电压VcTRL被复制到输出端的第一偏置电压VBP。
压控振荡器41,输入第一偏置电压Vup和第二偏置电压VBN,在第一偏 置电压VBP升高时加快输出信号F。ut的振荡频率，在第一偏置电压VBP降低时 减慢输出信号F。ut的振荡频率，第二偏置电压VBN为压控振荡器41提供偏置 电流210。
压控振荡器41的输出信号F。w经过分频器50产生反馈信号Fft,即 Ffb=F。ut/N， N为分频器50的分频数，整个系统形成一个反馈系统，输出信号 F。ut的频率和相位被锁定到固定频率和相位。
根据上述(5-1) 、 (5-2)的推导结论，第一电荷泵22和第二电荷泵23 输出的电流Ic和lR是不相等的，其中，给电容Cp充放电的第一电荷泵22输出的 电流Ic等于第一常数Ki和压控振荡器41的偏置电流2lD的乘积与分频器50的分 频数N的比值；给电阻Ro充放电的第二电荷泵23输出的电流lR等于压控振荡器 41的偏置电流2Id与第二常数K2的比值，即
TV A2
上述第 一 电荷泵22、第二电荷泵23输出的电流正比于压控振荡器41的偏 置电流2Io可以通过电流4竟(Current Mirror)来实现，电流镜的输出电流与输 入电流成倍数关系，由于电流镜的具体电路结构为本领域技术人员所熟知， 例如文献"Self-Biased High-Bandwidth Low-Jitter l-to-4096 Multiplier Clock GeneratorPLL"所述的电流镜，在此不再展开说明。如图6所示，第一电流镜72、第二电流镜73的输入端与偏置生成器62的第二偏置电压输出端连接(即 输入偏置电流2b );第一电流镜72的输出端Vc连接第一电荷泵22的输入端Vc, 为第一电荷泵22"l是供电流，第一电流镜72的输出电流为输入电流的K,/N倍， 使得第 一 电荷泵22输出的电流Ic等于第 一常数K,和压控振荡器41的偏置电流 2ID的乘积与分频器50的分频数N的比值；第二电流镜73的输出端VR连接第二 电荷泵23的输入端VR，为第二电荷泵23提供电流，第二电流镜73的输出电流 为输入电流的1/K2倍，使得第二电荷泵23输出的电流lR等于压控振荡器41的偏 置电流2Id与第二常数K2的比值。
图7为本实施方式的偏置生成器62的一种具体电路图，偏置生成器62包 括放大器偏置电路622、差分放大电路623、半緩冲复制电路624和控制电压 緩冲电路625。
放大器偏置电路622为差分放大电路623提供偏置，包括第一PM0S管MP1 和第一NMOS管MNl 。其中，第一PMOS管MPl的栅极(Gate )与漏极(Drain ) 连接，第一PMOS管MPl的源极(Source)输入电压为第一电压Vcc (通常为 电源电压，即工作电压)；第一NMOS管MNl的漏极与第一PMOS管MPl的漏 极连接，第一NMOS管MNl的源极输入电压为第二电压Vss (通常为接地)。
差分放大电路623根据电源电压、控制电压VcTRL调节第二偏置电压VBN,
包括第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第二NMOS 管MN2和第三NMOS管MN3。其中，第二PMOS管MP2的源极输入电压为第一 电压Vcc,第二PMOS管MP2的栅极与第一PMOS管MPl的漏极连接；第三 PMOS管MP3的栅极输入电压为控制电压VcTRL，第三PMOS管MP3的漏才及与第 一NMOS管MNl的栅极连接；第三PMOS管MP3的源极、第四PMOS管MP4的 源极与第二PMOS管MP2的漏极连接；第二NMOS管MN2的漏极与第三PMOS 管MP3的漏极连接，第三NMOS管MN3的漏极、栅极与第四PMOS管MP4的漏 极连接；第二NMOS管MN2的栅极与第三NMOS管MN3的栅极连接，第二NMOS管MN2的源极、第三NMOS管MN3的源极输入电压为第二电压Vss。第 三PMOS管MP3的漏极输出电压即为第二偏置电压VBN。
半缓沖复制电路624与差分放大电路623连接，半緩冲复制电路624和控制 电压緩冲电路625将控制电压Vctrl复制到输出端的第 一 偏置电压VBP,即 VBP=VCTRL。如果电源电压、控制电压VcTRL发生变化，差分放大电路623调节
第二偏置电压V柳，以保证第一偏置电压VBP仍等于VcTRL。
半緩沖复制电路624包括第五PMOS管MP5、第六PMOS管MP6、第四 NMOS管MN4和第五NMOS管MN5。其中，第五PMOS管MP5的栅极与第四 PMOS管MP4的栅极连接，第五PMOS管MP5的栅极、漏极与第六PMOS管MP6 的栅极、漏极连接，第五PMOS管MP5的源极、第六PMOS管MP6的源极、第 四NMOS管MN4的栅极输入电压为第一电压Vcc;第四NMOS管MN4的漏极与 第五PMOS管MP5的漏极连接，第四NMOS管MN4的源极与第五NMOS管MN5 的漏极连接；第五NMOS管MN5的栅极输入电压为第二偏置电压VBN,源极输 入电压为第二电压Vss。
控制电压緩冲电路625包括第七PMOS管MP7、第八PMOS管MP8、第六 NMOS管MN6和第七NMOS管MN7。其中，第七PMOS管MP7的栅极、漏极与 第八PMOS管MP8的栅极、漏极连接，并与第二电荷泵23的输出端连接，第七 PMOS管MP7的漏极、第八PMOS管MP8的漏极输出电压即为第一偏置电压 VBP;第七PMOS管MP7的源极、第八PMOS管MP8的源极、第六NMOS管画6 的栅极输入电压为第一电压Vcc;第六NMOS管MN6的漏极与第七PMOS管 MP7的漏极连接，第六NMOS管MN6的源极与第七NMOS管MN7的漏极连接； 第七NMOS管MN7的栅极输入电压为第二偏置电压V抓，源极输入电压为第二 电压Vss。第七PMOS管MP7和第八PMOS管MP8构成偏置生成器62的输出电阻 Ro，第二电荷泵23对输出电阻Ro进行充方欠电。
压控振荡器41由n个(n>3)串接的緩沖级构成，例如图4所示的3级带对称负载的差分緩冲延时级410串接而成的压控振荡器41，其中，后一级差分緩 冲延时级410的正极输入与前一级差分緩冲延时级410的负极输出连接，后一 级差分缓冲延时级410的负极输入与前一级差分缓冲延时级410的正极输出连 接。偏置电压VBN为对称负载411和412提供偏置电流2lD，即流过对称负载411 或412的电流为10,对称负载411、 412的偏置电压VBP等于控制电压VcTRL，对 称负载411、 412的等效电阻等于l/2gm， gm为对称负载中一个晶体管的跨导。 随着控制电压VcTRL的变化，对称负载411、 412的电阻发生变化，緩冲级的延 时也发生变化，压控振荡器41的输出信号F。ut (CK+或CK-)的频率发生变化。
结合图6、图7和图4，第一电荷泵22输出的电流Ic为压控振荡器41的 偏置电流2I。的x倍，即Ic=x'2ID,其中，x二K!/N,第一电荷泵22输出的电 流Ic为对电容Cp进行充电或放电的电流，即作为Ip代入公式(1 )、 (2)中； 第二电荷泵23输出的电流lR为压控振荡器41的偏置电流2Io的1/K2倍，偏 置生成器62的输出电阻Ro等于压控振荡器41的緩冲延时级410的等效电阻 1/2gm，因此偏置生成器62建立的等效电阻Rp为压控振荡器41的緩沖延时级 410的等效电阻l/2gm的y倍，即R^yR^y/2gm，其中，y=N/K2，将参数x, y代入公式(3)和(4)，可以得到本实施方式的自偏置锁相环的环路带宽(On 与输入频率Q)ref的比值由公式(6 )表示，环路的阻尼因子《由公式(7 )表示
2;r V G
《=
—z_ 土 q _《2
4 W化
5
陽iV
2;r 、
斗V化
5
(6)
(7)
'2 V 4
理论上，Kp K2的取值没有严格的限制，符合阻尼因子《=0.7-1.2，环路
带宽COn与输入频率 COref的比^直C0n/C0re尸lo/o 5M:f尤可以了 。在一个具体的实施例中，综合考虑锁相环的锁定时间、功耗和速度，取K产l、 K2=4，偏置生成器 62的输出电阻Ro等于压控振荡器41的緩冲延时级410的等效电阻；并且， 为了减小第二电荷泵23输出的电流IR，将偏置生成器62的输出电阻Ro扩大 为原来的10倍，根据公式(5-2)，第二电荷泵23输出的电流lR可以缩小为 原来的1/10，因此，在实际的电路设计中，取K尸1、 K2=40，偏置生成器62 的输出电阻Ro等于压控振荡器41的缓冲延时级410的等效电阻的10倍。当 然，输出电阻Ro并不限于扩大为原来的10倍，也可以扩大为原来的6倍、20 倍或15倍等，相应地，第二电荷泵23输出的电流IR可以缩小为原来的1/6、 1/20或1/15等。也就是说，偏置生成器62的输出电阻Ro可以与压控振荡器 41的缓沖延时级410的等效电阻1/2gm成倍数关系。
因此，从公式(6 )、 ( 7 )可以得到，环路带宽ran与输入频率coref的比值、 环路的阻尼因子《仅由制造工艺中电容CB、 d决定，而与偏置生成器62建 立的等效电阻Rp、分频器50的分频数N无关，也就是说，改变分频器50的
分频数N,环路的阻尼因子《可以保持为固定值，而输入信号Fref的频率范围 可以不受限制，锁相环的环路带宽C0n能够跟踪锁相环的输入频率(Dref。
现有技术中的自偏置锁相环(例如图5所示)，由于对电容进行充放电的
电荷泵和对电阻进行充放电的电荷泵输出的电流被设定为相同的，这样，对 电阻进行充放电的电荷泵不能直接给电阻充放电，需要引入新的参数，并且 通过转换电路，才能得到与分频器的分频数无关的环路带宽与输入频率的比
值以及环路的阻尼因子；而本发明实施方式所述的技术方案是将两个电荷泵
输出的电流设定为不同，其中，对电容进行充放电的第一电荷泵输出的电流 正比于压控振荡器的偏置电流且反比于分频器的分频数，对电阻进行充放电 的第二电荷泵输出的电流正比于压控振荡器的偏置电流而与分频器的分频数 无关，这样，第二电荷泵可以直接给电阻充放电，并且不需要引入新的参数 就可以消去公式中的分频数，使得环路带宽与输入频率的比值以及环路的阻尼因子与分频器的分频数无关。
综上所述，由于上述技术方案省去了现有技术中的参数C2，因而简化了
自偏置锁相环的参数设定；并且，上述技术方案也不需要包含有电容C2、平 衡开关S等电路元件的转换电路，因而简化了自偏置锁相环的电路设计；另夕卜， 由于上述技术方案不需要平衡开关S，也就避免了因开关转换而引起的电压抖 动和电路噪声，因而优化了自偏置锁相环的电路性能。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和 修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1.一种自偏置锁相环，包括第一电荷泵、第二电荷泵，所述第一电荷泵的输出端与充放电电容连接，输出控制电压，所述第二电荷泵的输出端与偏置生成器的第一偏置电压输出端连接，所述第一偏置电压等于所述控制电压，其特征在于，所述第一电荷泵输出的电流等于第一常数和压控振荡器的偏置电流的乘积与分频器的分频数的比值；所述第二电荷泵输出的电流等于压控振荡器的偏置电流与第二常数的比值；所述偏置生成器的输出电阻与压控振荡器的差分缓冲延时级的等效电阻成倍数关系。
2. 根据权利要求1所述的自偏置锁相环，其特征在于，所述第 一 电荷泵输出的电流由第 一 电流镜提供，所述第 一 电流镜的输入 端连接偏置生成器的第二偏置电压输出端，所述第二偏置电压输出端为压控 振荡器提供偏置电流，所述第一电流镜的输出端连接第一电荷泵，所述第一 电流镜的输出电流为输入电流的JQ/N倍，其中，Ki是第一常数，N是分频器 的分频数；所述第二电荷泵输出的电流由第二电流镜提供，所述第二电流镜的输入 端连接偏置生成器的第二偏置电压输出端，所述第二电流镜的输出端连接第 二电荷泵，所述第二电流镜的输出电流为输入电流的1/K2倍，其中，K2是第 二常数。
3. 根据权利要求1所述的自偏置锁相环，其特征在于，所述第一常数等于1， 所述第二常数等于4,所述偏置生成器的输出电阻等于压控振荡器的差分緩沖 延时级的等效电阻。
4. 根据权利要求1所述的自偏置锁相环，其特征在于，所述第一常数等于1， 所述第二常数等于40，所述偏置生成器的输出电阻为压控振荡器的差分緩冲延时级的等效电阻的10倍。
5. 根据权利要求1所述的自偏置锁相环，其特征在于，所述偏置生成器包 括放大器偏置电路、差分放大电路、半緩沖复制电路和控制电压緩冲电路， 所述放大器偏置电路为差分放大电路提供偏置，所述差分放大电路根据电源 电压和控制电压调节第二偏置电压，所述半緩冲复制电路和控制电压緩冲电 路将控制电压复制到第 一偏置电压。
6. 根据权利要求5所述的自偏置锁相环，其特征在于，所述控制电压緩冲 电路包括两个栅极、漏极与所述第二电荷泵的输出端连接的PMOS管，所述 两个PMOS管构成所述偏置生成器的输出电阻。
全文摘要
一种自偏置锁相环，包括第一电荷泵、第二电荷泵，所述第一电荷泵的输出端与充放电电容连接，输出控制电压，所述第一电荷泵输出的电流等于第一常数和压控振荡器的偏置电流的乘积与分频器的分频数的比值；所述第二电荷泵的输出端与偏置生成器的第一偏置电压输出端连接，所述第一偏置电压等于所述控制电压，所述第二电荷泵输出的电流等于压控振荡器的偏置电流与第二常数的比值；所述偏置生成器的输出电阻与压控振荡器的差分缓冲延时级的等效电阻成倍数关系。所述自偏置锁相环可以简化参数设定和电路设计。
文档编号H03L7/089GK101594145SQ200810038210
公开日2009年12月2日 申请日期2008年5月26日 优先权日2008年5月26日
发明者彭进忠, 符志岗 申请人:中芯国际集成电路制造(上海)有限公司