用于改善杂散性能的具有可变基准频率的直接数字合成器的利记博彩app

专利名称：用于改善杂散性能的具有可变基准频率的直接数字合成器的利记博彩app
用于改善杂散性能的具有可变基准频率的直接数字合成器
背景技术：
杂散性能经常是一种在直接数字合成器(DDS)中获得的有挑战 性的技术规格。基于数字模拟转换器(DAC)的DDS受DAC的分辨率 限制，且基于数字时间转换器(DTC)的系统受在输出抽头的延迟线 中可获得的分辨率和误差限制。DTC系统的杂散性能的改善取决于利 用输出抽头延迟线的增加的精度和分辨率来克服问题。
抽头延迟线的分辨率由在输出抽头的延迟线中使用的最小延迟元 件来确定，且经常受工艺技术限制。例如，以lGHz工作的具有32抽头 的延迟线将具有周期除以抽头数或者lns/32^31.25ps的分辨率。存在通 过使用其它的配置，诸如差分延迟线或者锁住多个波长来改善分辨率 的方法。然而，为了实用目的，抽头延迟线将不会具有无限的分辨率。 有限的分辨率将限制DDS输出设置边缘的精度。该现象被称作量化误 差且其导致了在输出中的杂散频率分量。
杂散(spurs)的另一个源由延迟线中的失配误差而产生。在集成 电路中不可避免的晶体管之间的失配误差将穿过延迟线引起不等的延 迟，且在DDS的输出的边缘设置中引起误差。


在所附权利要求中特别地提出了认为是新颖的本发明的特征。然 而，通过参考本发明的下列详细的描述，将会很好地理解，本发明本 身，不论是构成还是操作的方法，以及其目标和优点，其中本发明的 下列详细的描述结合下列附图描述了本发明的某些实施例
图l为根据现有技术的，具有数字相位转换器的直接数字合成器的 框图。图2为根据某些实施例所用的，锁相环反馈环中的直接数字合成器 的框图。
图3为根据某些实施例所用的，具有4比特调整的延迟线输出反相
器的示例性示意图。
图4为描绘根据某些实施例所用的，对于一个补偿的输出缓冲器的 延迟对调整步长的示例性曲线图。
图5为根据某些实施例所用的，在每个抽头的输出上具有可调缓冲 器的延迟线的示例性框图。
图6为根据某些实施例所用的，在交叉耦合的延迟线中的一个延迟 级的示例性示意图。
具体实施例方式
根据某些实施例，呈现了为了改善的杂散性能而具有可变基准频 率的直接数字合成器的多种示例性框图、电路以及方法。
考虑到下列描述，本领域技术人员会想到这些说明性的示例性实 施例的许多变形、等同物以及置换。所使用的特定的例子不应被认为 是限定本发明的范围。例如，使用本发明的技术和结构，可公式化分 立电路实现和集成电路实现，以及其混合方法。
虽然本发明容许有许多不同形式的实施例，但在附图中示出且在 这里将以详细的特定实施例描述，但是应理解本公开被认为是作为本 发明的原理的例子而不意在将本发明限制到示出的以及描述的特定实 施例。在下列描述中，相似的附图标记可用于描述数个附图中的相同 的、相似的或者相对应的部分。
对该文献来说，装置的确切的机械和电子参数对本发明的理解是 不重要的，且在不偏离本发明精神和范围的前提下，可以使用许多不 同类型的电子和机械组件。 一个例子为在电路中使用的组件，就值、 组成材料、额定功率，以及物理尺寸而言可以不同。该文献仅仅通过例子使用概括的描述。在不偏离本发明精神和范围的前提下，对这些 组成项的许多变形是可能的。
还没有已知的先前通过修改与输出频率同步的基准频率，来最小 化延迟线中的量化误差的尝试。先前，失配误差通过在数字块内高频 振动抽头选择来解决。
U.S.专禾U 4409564 ( Pulse Delay Compensation for Frequency Synthesis (频率合成的脉冲延迟补偿))描述了具有小数分频器的锁相 环(PLL)，且呈现的方案没有提供直接数字合成器(DDS)的任何益 处，诸如改善的调谐范围和减少的锁定时间。
参考图1，其为根据现有技术的具有数字相位转换器的DDS的框 图100。DDS 115的数字相位转换器DPC 125可以由抽头的延迟线组成， 其输出根据来自数控振荡器NCO 120的指令，被装配成输出频率Fout 110。将NCO 120的输出130路由到DPC 125的输入，且将基准频率 105路由到DPC 125的另一输入。如所示出的基准频率105也是NCO 120的输入。NCO 120可以由累加器功能组成，其溢出表示来自DPC 125 的期望的相位。多个DPC (未示出)可以用于提供多个独立的输出信 号Fout 110。抽头延迟线的分辨率由用在抽头延迟线中的最小延迟元件 来确定，且经常受工艺技术的限制。例如，在lGHz工作的具有32抽 头的延迟线将具有周期除以抽头数或者lns/32 = 31.25pS的分辨率。存 在通过使用如差分延迟线或者锁住多个波长的其它的配置，来改善分 辨率(未示出)的方法。然而，为了实用目的，抽头延迟线将不会有 无限的分辨率。有限的分辨率将限制DDS 115 Fout 110设置边缘的精 度。该现象被称作量化误差且其导致了在输出Fout 110中的杂散频率
杂散的另一个源由延迟线组件中的失配误差而产生。在集成电路 中不可避免的晶体管之间的失配误差将穿过延迟线引起不等的延迟，且在DDS的输出，在边缘设置中引起的误差。
参考图2，其为根据本发明的某些实施例所用的，在PLL反馈环中 的DDS的框图200。本发明覆盖了至少两个实施例中具体实现的多种解 决方法，所述两个实施例用于减小使用数字相位转换器的DDS的输出 的杂散电平。第一方法解决了在具有有限的分辨率的延迟线中产生的 量化误差。鉴相器215具有两个输入，基准频率205和反馈信号240。将 鉴相器输出245路由到低通滤波器220的输入。将低通滤波器输出245路 由到VC0 225的输入。将VCO输出235路由到DDS 230的输入。期望的 输出为DDS输出210。最小化量化误差的一种方法是在PLL的反馈环中 使用DDS 230。该思想是将DDS 230用作小数分频器，使用反馈信号240 以高分辨率来调谐PLL 200。最终的目标是调谐PLL 200，使得对于给 定的RF输出频率，最小化量化误差。例如，如果PLL 200基准频率205 为lGHz， DDS 230的请求的RF输出可要求时间迁移落在两个可用的抽 头位置之间。如果轻微调节PLL，则通过保证RP输出的所需的迁移直 接落在可用的抽头延迟时间上，可减小量化杂散。
用于确定调节的算法如下
PLL频率的校正二 (归一化的量化误差)X (Fout) + 白于0《<1，将量化归一化到l:
例如，如果Fref二lGHz且Fout二480MHz，那么N二2且R二0.08333。 量化误差e为最近的抽头(在这种情况下为抽头3)与0.0833的R值之间 的差。对于32抽头的延迟线
0,0833 = (1010416
32
所以新的PLL基准频率为
F f - le9 + (f F細)二+(0,01M16'膽te6)=服,004御9e9 需要调谐的PLL 200频率的最大范围由最大可能的量化误差乘以最大可能的输出频率来确定。例如，最大量化误差为抽头延迟的一半
或者1/64。如果最大PLL频率为lGHz，贝UPLL的调谐范围需要至少为 15.6MHz。由于VCO频率是PLL频率的两倍，所以以在工业中可用的 VCO，这是容易获得的。
量化杂散可以被最小化的程度取决于能够调谐PLL的频率分辨 率。例如，对于16.8MHz输出，根据下列等式，最小步长尺寸小于0.02Hz:
A/, — le9 1g9
OT^鹏JI ^，
59'
224
其中59为给定lGHz的基准频率205，对于16.8MHz输出所需的N值。
第二方法通过在所述延迟线中提供独立可调谐的各延迟元件，来 减小对DDS 230整体的延迟线中的失配误差。虽然延迟线可以设置在延 迟锁定环中，在延迟锁定环中将所有的延迟元件一起调谐以固定对一 个波长的总延迟，但是本发明调谐独立元件的能力允许极大地减小失 配误差。另外，调整各延迟元件的方法与高频振动(未示出) 一致。
参考图3，其为根据本发明的某些实施例所用的具有4比特调谐的 延迟线输出反相器的示例性示意图300。通过控制经过反相器的电流来 调谐各元件，其中反相器为晶体管375和晶体管380。输入305为反相器 输入，且输出310为反相器输出。如由晶体管325、晶体管330、晶体管 335、晶体管340以及晶体管345的并行合并所提供的，信号320为将反 相器连接到对Vss 350的控制的阻抗的接合点。整个器件的功率为Vdd 315和Vss 350。导通或者截止二进制加权的NMOS晶体管以控制经过由 晶体管375和晶体管380组成的反相器的电流，其中二进制加权的NMOS 晶体管由晶体管325、晶体管330、晶体管335、晶体管340以及晶体管 345组成。可以优化器件尺寸用于线性延迟响应。由于延迟在内部在数 字上通过抽头355、抽头360、抽头365以及抽头370的状态来控制，所 以容易将高频振动应用到一个或者多个抽头以进一步减小在输出310
8中的杂散频率。注意到示出的电路执行反相功能，且可以级联两个这
样的电路以形成同相缓冲器。晶体管345使其栅极连到Vdd 315,这保 证了即使晶体管325、晶体管330、晶体管335以及晶体管340截止，反 相器也将保持导通。NFET调谐元件可以是分别使用，例如尺寸1.5、 3、 6以及12进行二进制加权。
参考图4，其为根据本发明的某些实施例所用的描绘对于一个补偿 的输出缓冲器的延迟对调整步长的示例性曲线图400。纵轴为缓冲延迟 405，且横轴为可调步长410。缓冲延迟405在向上的方向增加，且可调 步长410 (即经过反相器的电流)向右增加。清楚的是，随着可调步长 增加，缓冲延迟405单调地递减。如果修改步长之间的权重或者如改变 果各个步长的精度，则曲线415将变化。
参考图5，其为根据本发明的某些实施例所用的在每个抽头的输出 上具有可调缓冲器的延迟线的示例性框图500。为了补偿延迟线的失配 误差，已经增加了在每个抽头输出所看到的调谐延迟的能力。延迟锁 定环调谐将与直接调谐延迟线中的信号通路反相器的任何尝试冲突。 因此，调谐发生在每个抽头的输出缓冲器中。将基准频率510施加到延 迟线515的输入。将vtune505施加到延迟线515的第二输入。延迟线输出 535为延迟线515的第一输出、延迟线输出540为延迟线515的第二输出， 且延迟线输出545为延迟线515的第N个输出。延迟线输出535、延迟线 输出540，到延迟线输出545，在延迟方面可以是按序的。如前面所述， 缓冲器520、缓冲器525，到缓冲器530为延迟可调的。缓冲器输出分别 为抽头0 550、抽头1 555，到抽头N 560。清楚的是，延迟线输出535到 延迟线输出545在功能上已经由可编程延迟输出抽头0 550到抽头N 560 代替。这就提供了基于每个输出的延迟的延迟线微调能力，且在前面 已经讨论了这个附加功能的益处。
参考图6，其为根据本发明的某些实施例所用的交叉耦合延迟线中 的一个延迟级的示例性示意图600。输入605和输入610为对于第一级，可来自PLL或者其它的频率产生装置的互补基准信号。输出625和输出 630流入下一级的输入，以此类推。以这种方式级联多个延迟级以形成 延迟线。最后的级的输出625和输出630形成最后的输出。交叉耦合延 迟线经常用于保持穿过整个延迟线的50%占空比。所示存在三种类型 的反相器。如果延迟线设置在延迟锁定的环中，信号通路反相器645、 信号通路反相器650、信号通路反相器655，以及信号通路反相器660分 别接受调谐电压vtune 607、 vtune 612、 vtune 617，以及vtune 622。在 电流受限的反相器配置中，将该调谐电压施加到NMOS器件的栅极。交 叉耦合的反相器，反相器665、反相器670、反相器675，以及反相器680 不需要调谐，且它们的唯一的目的是保证沿着延迟线50%的占空比。第 三类型的反相器用于产生差分输出抽头信号，且这些反相器是可编程 延迟反相器685、可编程延迟反相器690、可编程延迟反相器697，以及 可编程延迟反相器695。这些为在图3中示出的可编程延迟反相器。对 于这些的延迟编程输入分别为编程输入627、编程输入632、编程输入 637，以及编程输入642。
在这种类型的交叉延迟线中的信号通路的外部设置可调缓冲器的 益处为其与来自DLL的调谐电压不冲突，且其不干扰试图保持50X占空 比的交叉耦合器件。
调谐输出缓冲器，如上所述，而不是信号缓冲器允许实现一个或 者一半波长的延迟线(未示出)。在这种拓扑结构中，抽头选自差分 延迟线的两侧，但是如果调谐信号通路反相器，则交叉耦合反相器将 影响延迟线的另一 (差分)侧。
本领域技术人员应理解在不偏离本发明的精神的前提下，可以设 计许多其它的电路和系统配置以完成期望的目标。
虽然已经结合特定实施例描述了本发明，但是按照前面描述，显 然，多种替代、修改、置换以及变形对于本领域技术人员来说将变得显而易见。通过例子，只要其它类型的器件和电路提供必需的功能， 则它们可用于这里示出的任何组件或者电路。进一步的例子是可以将 所描述的电路实现为集成电路，或者混合电路，或者分立电路，或者 几者的组合。然而另一例子是本发明的特征可适于多种合成器需求且 适于多种可编程延迟需求。注意到本发明可以允许不同于那些这里示 出的或者讨论的延迟权重。因此，本发明意在涵盖所有的落入所附权 利要求范围内的替代、修改以及变形。
权利要求
1. 一种具有最小的量化误差的延迟线，包括延迟线，操作以接受从可变频率源输入的延迟线频率且产生具有固定的可选数量的时间延迟的延迟线频率输出，其中，能够调节所述可变频率源的频率以最小化所述延迟线频率输出的量化误差。
2. 权利要求l所述的延迟线，进一步包括 多个抽头输出；多个独立可编程的延迟元件，其中每个独立可编程的延迟元件设 置在所述多个抽头输出中的各相应抽头输出处；且其中，所述独立可编程的延迟元件操作以被独立地调节来补偿在 所述多个抽头输出的相应各抽头输出处的失配误差。
3. 权利要求2所述的延迟线，
4. 权利要求3所述的延迟线， 元件执行所述延迟线的反相功能。其中，所述延迟线执行反相功能。 其中，所述多个独立可编程的延迟
5. 权利要求4所述的延迟线，进一步包括两个或者更多个所述独 立可编程的延迟元件，以产生所述结构的同相功能。
6. 权利要求2所述的延迟线，其中，将所述多个独立可编程的延 迟元件耦合在交叉耦合的延迟线结构内的差分配置中。
7. 权利要求2所述的延迟线，其中，根据期望的可编程步长加权 所述独立可编程的延迟元件。
8. —种操作以减小直接数字合成器的输出处的杂散电平的结构，包括直接数字合成器，配置在锁相环的反馈通路中且操作以接收所述 锁相环的压控振荡器的输出并且在第一输出处产生反馈信号以及在第 二输出处产生输出频率；鉴相器，在第一输入处接受基准频率且在第二输入处接受由所述 直接数字合成器产生的所述反馈信号；其中，所述锁相环用于将压控振荡器调谐到使得所述直接数字合 成器的输出频率处的杂散电平最小化的频率。
9. 权利要求8的所述结构，其中，所述锁相环进一步包括 耦合到所述压控振荡器的输入的所述鉴相器的输出信号。
10. 权利要求9的所述结构，其中，所述鉴相器的所述输出信号 通过在所述鉴相器和所述压控振荡器之间耦合的低通滤波器，耦合到 所述压控振荡器。
全文摘要
具有有限的分辨率的延迟线中产生的量化误差的改善。包含数控振荡器(NCO)和数字相位转换器(DPC)的直接数字合成器(DDS)设置在锁相环(PLL)的反馈环中。DDS用作压控振荡器(VCO)频率的小数分频器，以使得DDS的基准频率可变。然后可以调节由DDS延迟线提供的边缘的对齐。通过使用独立可调的延迟元件，减小了在DDS延迟线中的失配误差。
文档编号H03L7/08GK101454981SQ200780008118
公开日2009年6月10日 申请日期2007年3月8日 优先权日2006年3月8日
发明者尼古拉斯·G·卡法罗, 托马斯·L·格拉迪沙尔, 罗伯特·E·施滕格尔 申请人:摩托罗拉公司