专利名称：输入电路及其方法
技术领域：
本发明有关于一种输入电路，特别是有关于一种输入电路，用以判断于输入脚位(input pin)上的两或三个状态。
背景技术：
一般而言，根据输入信号，集成电路的逻辑输入脚位(pad)具有两个逻辑状态，例如高逻辑状态与低逻辑状态。在一些应用中，逻辑输入脚位可能具有浮接状态(floating state)，其表示逻辑输入脚位没有接收任何信号。因此，现有的输入电路可用来判断输入脚位上的两个状态，例如浮接状态与高逻辑状态，或者浮接状态与低逻辑状态。现有的输入电路更可用来判断输入脚位上的三个状态，例如浮接状态、高逻辑状态、与低逻辑状态。当输入脚位处于浮接状态时，现有输入电路透过一个电阻器将输入脚位的位准拉高(pull up)或拉低(pulldown)。例如，当输入脚位具有浮接状态与高逻辑状态，且输入脚位正处于浮接状态时，现有的输入电路透过耦接于输入脚位与接地之间的电阻器，将输入脚位的位准拉低，且输入电路则判断输入脚位的位准为低逻辑位准。当输入脚位正处于高逻辑状态时，前述现有的输入电路判断输入脚位的位准为高逻辑位准。然而，介于输入脚位与接地的电阻器所形成的路径上会产生漏电流。因此，期望提供一种输入电路，其可判断输入脚位的浮接状态，且当输入脚位处于低或高逻辑状态时，其可减少漏电流的产生。
发明内容
本发明提供一种输入电路，包括位准决定单元以及输出单元。位准决定单元由输入电路的输入端接收输入信号，且在第一使能信号控制的第一期间，决定输入信号的电压位准。输出单元耦接输入端。在第一期间，输出单元由输入电路的输出端，输出具有已决定的逻辑位准的输入信号，以作为输出信号。在接续于第一期间的第二期间，输出单元根据第二使能信号以拴锁(latch)输入信号的已决定的逻辑位准，且由输出端输出具有已决定的逻辑位准的输入信号，以作为输出信号。
本发明另提供一种输入电路，其包括位准决定单元、模拟数字转换单元、以及拴锁(latch)模块。位准决定单元由输入电路的输入端接收输入信号，且在第一期间，根据第一使能信号来决定输入信号的电压位准。模拟数字转换单元接收具有已决定的电压位准的输入信号，且在一第一期间，根据输入信号的已决定的电压位准，将输入信号转换为数字信号。拴锁模块在接续于第一期间的一第二期间，由第二使能信号控制，以拴锁数字信号作为输出信号。
本发明还提供一种方法，适用于一输入电路，所述输入电路具有一输入端，所述方法包括决定所述输入端上一输入信号的电压位准；拴锁所述输入信号的已决定的电压位准；输出具有已决定的电压位准的所述输入信号，以作为一输出信号；以及根据所述输出信号来判断所述输入端的逻辑状态。
本发明的输入电路，可判断输入脚位的浮接状态，且当输入脚位处于低或高逻辑状态时，可减少漏电流的产生。
图1表示本发明实施例的输入电路，其可判断输入端的两个状态；图2表示图1中参考电压VREF、使能信号EN_1与EN_2间的关系；图3表示图1中时序产生单元的实施例；图4表示当供电电压VBAT缓慢地上升时供电电压VBAT与使能信号EN_1间的关系；图5表示当供电电压VBAT快速地上升时供电电压VBAT与使能信号EN_1间的关系；图6表示图1中时序产生单元的另一实施例；以及图7表示本发明实施例的输入电路，其可判断输入端的三个状态。
主要组件符号说明
1～输入电路；10～位准决定单元；10a～开关；10b～电阻器；11～输出单元；11a、11b、11c～反向器；11d～开关；12～位准维持单元；12a、12b～开关；12c～电阻器；13～信号产生器；N11～节点；PIN～输入端；POUT输出端；13’～信号产生器；30～电压产生器；31～分压器；31a、31b～电阻器；32～比较单元；32a～比较器；32b～D型正反器；33～定时器；34～多任务器；35～或门；36～反向器；13”～时序产生单元；60～定时器；61～反向器；7～输入电路；70～位准决定电路；70a、70d～开关；70b、70c～电阻器；71～模拟数字转换单元；71a、71b～比较器；71c～分压器；71d～开关；71e、71f、71g～电阻器；72～拴锁模块；72a、72b～拴锁器；73～下拉单元；73a～电阻器；73b、73c～开关；73d～或非门；74～时序产生单元；N71a、N71b～节点PIN～输入端；POUT输出端。
具体实施例方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
图1表示本发明实施例的输入电路，其可判断输入端的两个状态。如图1所示，输入电路1包括位准决定单元10及输出单元11。输入端可以是集成电路的逻辑输入脚位。位准决定单元10由输入电路1的输入端PIN接收输入信号IN，且在使能信号EN_1控制的第一期间，决定输入信号IN的逻辑位准。在此第一期间中，输出单元11由输出电路1的输出端POUT，输出具有已决定的逻辑位准的输入信号IN，以做为输出信号OUT。在接续于第一期间的第二期间中，输出单元11根据使能信号EN_2来拴锁(latch)输入信号IN已决定的逻辑位准，并由输出端POUT输出具有已决定的逻辑位准的输入信号IN，以做为输出信号OUT。根据输出信号OUT，则可获得输入端PIN的状态。
在本发明中，输入端PIN的两个状态可以是浮接状态与高逻辑状态，或者是浮接状态与低逻辑状态。在下面的说明中，将以输入端PIN的浮接状态与低逻辑状态为例来说明图1的实施例。
如图1所示，输入电路1还包括位准维持单元12。在第二期间中，位准维持单元12由使能信号EN_2控制，以维持输入端PIN的电压值。位准维持单元12防止了当输入端处于浮接状态时，输入端PIN的电压值受到噪声干扰。输入电路1也包括时序产生单元(timing generation unit)13，用以产生使能信号EN_1与EN_2。使能信号EN_1与使能信号EN_2具有相反的逻辑位准。
参阅图1，位准决定单元10包括开关10a及电阻器10b。开关10a受到使能信号EN_1的控制。开关10a的第一端耦接参考电压VREF。在此实施例中，由于输入端PIN的两个状态为浮接状态与低逻辑状态，参考电压VREF则为供电电压(power voltage)。相反地，假使输入端PIN的两个状态为浮接状态与高逻辑状态，参考电压VREF则为接地电压。电阻器10a的第一端耦接开关10a的第二端，且电阻器10a的第二端耦接输入端PIN。
参阅图1，输出单元11包括反向器11a、11b、及11c，以及开关11d。反向器11a及11b以串联的方式耦接。如图1所示，反向器11a耦接于节点N11与输入端PIN之间，且反向器11b耦接于输出端POUT与节点N11之间。开关11d受使能信号EN_2所控制，且耦接反向器11c于输入端PIN与节点N11之间。
位准维持单元12包括开关12a及12b，以及电阻器12c。开关12及12b以及电阻器12c以串联的方式耦接于参考电压VREF与输入端PIN之间。开关12a受输出信号OUT所控制，且开关12b受使能信号EN_2所控制。在另一实施例中，参考电压VREF为接地，开关12b受使能信号EN_2的反向信号所控制。
图2表示参考电压VREF与使能信号EN_1间的关系。输入电路1的操作将根据图1及图2来说明。在此实施例中，所有的开关由逻辑高位准信号来导通，且由逻辑低位准信号来关闭。
参阅图2，在第一期间P_1，参考电压VREF由0V开始上升，且具有逻辑高位准(level)，使能信号EN_1则随着参考电压VREF(供电电压)上升。当使能信号EN_1到达逻辑高位准以导通开关10a时，在位准决定单元10中，于参考电压VREF与输入端PIN间形成第一路径。假使输入端PIN处于浮接状态，输入信号IN则透过第一路径且根据参考电压VREF而拉高。位准决定单元10则决定输入信号IN的逻辑位准为逻辑高位准。换句话说，位准决定单元10决定输入信号IN的逻辑位准为参考电压的逻辑位准。在第一期间P_1，开关11d被与使能信号EN_1相反的使能信号EN_2所关闭，且具有逻辑高位准的输入信号IN，透过反向器11a及11b而输出至输出端POUT，以作为输出信号OUT。由于开关12b也由使能信号EN_2所关闭，因此位准维持单元12处于闲置状态(inactive)。
当参考电压VREF上升至既定电压(例如2.7V)时，使能信号EN_1切换至逻辑低位准，以关闭开关10a，且使能信号EN_2切换至逻辑高位准，以导通开关11d。参阅图2，使能信号EN_1切换为逻辑低位准时的时间以标记“TP”来标示，且在时间TP后的期间称为第二期间P_2。在第二期间P_2，输入信号IN的逻辑高位准被反向器11a及11c所拴锁(latch)，且具有逻辑高位准的输入信号IN透过反向器11a及11b来输出至输出端POUT，以作为输出信号OUT。因此，根据逻辑高位准的输出信号OUT，则可判断输入端PIN处于浮接状态。
此外，在第二期间P_2，第一路径被关闭的开关10a所切断。由于开关12a及12b分别由输出信号OUT及使能信号EN_2导通，在位准维持单元12中，于参考电压VREF与输入端PIN间形成第二路径。此第二路径将输入信号IN的逻辑高位准的电压值稍稍拉高，以防止输入信号IN的逻辑高位准的电压值受到噪声干扰。
在第一期间P_1中，假使输入端PIN处于低逻辑状态，输入信号IN则为逻辑低位准。位准决定单元10因此决定输入信号IN为逻辑低位准。由于开关11d由使能信号EN_2所关闭，具有逻辑低位准的输入信号IN则透过反向器11a及11b输出至输出端POUT，以作为输出信号OUT。第二路径被关闭的开关12b切断，因此位准维持单元12处于闲置状态。由于在第一期间P_1导通的开关10a，漏电流则产生在第一路径。
接着，在第二期间P_2，EN_1切换为低逻辑位准以关闭开关10a。第一路径因此切断，且不再有漏电流流经第一路经。使能信号EN_2则切换为逻辑高位准，以导通开关11d，输入信号IN的逻辑低位准被反向器11a及11c拴锁，且具有逻辑低位准的输入信号IN则透过反向器11a及11b输出至输出端POUT，以作为输出信号OUT。因此，根据逻辑低位准的输出信号OUT，可决定输入端PIN处于低逻辑状态。
此外，在第二期间P_2，由于开关12a被低逻辑位准的输出信号OUT关闭，位准维持单元12也处于闲置状态。在输入信号IN为逻辑低位准的情况下，由于在第二期间P_2内，第一及第二路径都被切断，因此没有漏电流的产生。在一些实施例中，当输入端PIN的两个状态为浮接状态与高逻辑状态时，参考电压VREF则是具有逻辑低位准的接地电压。假使输入端PIN处于浮接状态，输入信号IN则透过位准决定单元10的第一路径，并根据参考电压VREF而拉低。位准决定单元10因此决定输入信号IN的逻辑位准为逻辑低状态。假使输入端PIN处于高逻辑状态，位准决定单元10则决定输入信号IN的逻辑位准为逻辑高位准。
如上所述，使能信号EN_1及EN_2的转态根据供电电压而定。图3表示图1中时序产生单元13的实施例。信号产生器13’包括电压产生器30、分压器31、比较单元32、定时器33、多任务器34、或门35、以及反向器36。分压器31包括电阻器31a及31b。比较单元32包括比较器32a及D型正反器32b，其中，D型正反器32b由下降缘所驱动，且产生初始具有逻辑低位准的控制信号CS_1。定时器33产生初始具有逻辑低位准的控制信号CS_2。电压产生器30接收供电电压VBAT，且根据供电电压VBAT产生参考电压V_1。在此实施例中，电压产生器可以由能隙电压产生器(bandgap voltage generator)来实施。在分压器31中，电阻器31a与31b以串联的方式耦接于供电电压VBAT与接地电压GND之间。分压器31根据一既定比例的供电电压VBAT与接地电压GND间的压差来产生电压V_2。此既定比例根据电阻器31a及31b的电阻值来决定。比较器32a的非反向端(+)接收电压V_1，其反向端(-)接收电压V_2。假设供电电压VBAT缓慢的上升，例如上升时间小于1毫秒(ms)，如图4所示。比较器32a比较电压V_1与V_2，且产生结果信号RS，并根据比较结果改变结果信号RS的逻辑位准。多任务器的一端接收结果信号RS，其另一端接收供电电压VBAT。在第一期间P_1，刚开始时，电压V_2大于电压V_1，比较器32a则将结果信号RS改变为逻辑低位准。接着，电压V_2变成小于电压V_1，比较器32a则将结果信号RS改变为逻辑高位准。由于结果信号由逻辑低位准变为逻辑高位准，因为D型正反器32只有在下降缘时会转态，控制信号CS_1维持在逻辑低位准。或门35接收都具有逻辑低位准的控制信号CS_1及CS_2，且输出具有逻辑低位准的选择信号SS至多任务器34。多任务器接着输出供电电压VBAT以作为使能信号EN_1。换句话说，在第一期间P_1，使能信号随着供电电压VBAT而上升。反向器36接收并反向使能信号EN_1，且输出反向的使能信号EN_1以作为使能信号EN_2。
在时间TP后，即在第二期间P_2中，电压V_2变成大于电压V_1。在供电电压VBAT等于2.7V的时间TP上，比较器32a将结果信号RS改变为逻辑低位准。由于结果信号RS由逻辑高位准改变为逻辑低位准，则在结果信号RS上产生一个下降缘。D型正反器32因此被触发，且控制信号CS_1随着供电电压VBAT变为逻辑高位准。或门35接收具有逻辑高位准的控制信号CS_1及具有逻辑低位准的控制信号CS_2，且将具有逻辑高位准的选择信号SS输出至多任务器34。多任务器34接着输出逻辑低位准的结果信号RS，以作为使能信号EN_1。因此，使能信号EN_1在供电电压VBAT为2.7V的时间TP上由逻辑高位准变为逻辑低位准。反向器36接收并反向逻辑低位准的使能信号EN_1，且输出反向的使能信号EN_1以作为使能信号EN_2。需注意，控制信号CS_2初始具有逻辑低位准。当定时器33到达时间TP且控制信号CS_1尚未处于逻辑高位准时，定时器将控制信号CS_2改为逻辑高位准，使得多任务器34输出结果信号RS以作为使能信号EN_1。
假使供电电压VBAT快速地上升，如图5所示，由于电压产生器30所产生的电压V_1无法快速地上升，电压V_2则永远大于电压V_1。比较器32a则一直产生逻辑低位准的结果信号RS。D型正反器32因此永远不被触发，且控制信号CS_1永远处于逻辑低位准。或门35接收都具有逻辑低位准的控制信号CS_1与CS_2，且将逻辑低位准的选择信号SS输出至多任务器34。多任务器34接着输出供电电压VBAT以作为使能信号EN_1。因此，当供电电压VBAT等于2.7V时，使能信号EN_1不会由逻辑高位准变为逻辑低位准。在此情况下，定时器33持续地计时。当定时器33到达时间TP时，定时器33直接将控制信号CS_2改变为逻辑高位准，使得多任务器输出结果信号SS，以作为使能信号EN_1。
在一些实施例中，时序产生单元13可以简化。图6表示图1中时序产生单元13的另一实施例。时序产生单元13”包括定时器60以及反向器61。定时器60产生使能信号EN_1。当定时器60到达介于第一期间P_1与第二期间P_2间的时间TP时，定时器60将使能信号EN_1改变为逻辑低位准。反向器31接收并反向使能信号EN_1，且输出反向的使能信号EN_1，以作为使能信号EN_2。
在一些实施例中，当输入电路1应用于集成电路时，使能信号EN_1与EN_2由集成电路的内部产生。
图7表示本发明实施例的输入电路，其可判断输入端的三个状态，即浮接状态、高逻辑状态、以及低逻辑状态。如图7所示，输入电路7包括位准决定电路70、模拟数字转换单元71、以及拴锁模块72。输入端可以是集成电路的逻辑输入脚位。位准决定单元70由输入电路7的输入端PIN接收输入信号IN，且在第一期间当使能信号EN_1是高电位时决定输入信号IN的电压位准。模拟数字转换单元71接收具有已决定的电压位准的输入信号IN，且在第一期间内根据输入信号IN已决定的电压位准将输入信号IN转换为数字信号RS。在接续于第一期间的第二期间内，拴锁模块72根据使能信号EN_2来拴锁数字信号RS，以作为输出信号OUT。根据输出信号OUT，则可判断输入端PIN的状态。
如图7所示，输入电路更包括下拉单元73。下拉单元73耦接于输入端IN与接地电压GND之间。在第二期间内，当输入端PIN处于浮接状态时，下拉单元73将输入端PIN下拉至接地电压GND。输入电路7还包括时序产生单元74，用以产生使能信号EN_1至EN_2。使能信号EN_1与使能信号EN_2具有相反的逻辑位准。
参阅图7，位准决定单元70包括开关70a及70d以及电阻器70b及70c。开关70a及70由控制信号EN_1所控制。电阻器70b与开关70a以串联的方式耦接于供电电压VBAT与输入端PIN之间。电阻器70c与开关70d以串联的方式耦接于输入端PIN与接地电压GND之间。在此实施例中，电阻器70b及70c的电阻值相等。
参阅图7，模拟数字转换器71包括比较器71a及71b，以及分压器71c。分压器71c耦接于供电电压VBAT与接地电压GND之间，且在第一期间由使能信号EN_1控制而产生阈值电压VTH_1及VTH_2。分压器71c包括开关71d、以及电阻器71e至71g。电阻器71e至71g以串联的方式耦接于供电电压VBAT与接地电压GND之间。开关71d受到使能信号EN_1的控制。阈值电压VTH_1产生于介于电阻器71e与71f间的节点N71a，而阈值电压VTH_2产生于介于电阻器71f与71g间的节点N71b。比较器71a由非反向端(+)接收信号IN，且由反向端(-)接收阈值电压VTH_1。比较器71a比较输入信号IN已决定的电压位准与阈值电压VTH_1，并根据比较结果产生结果信号RS_1。比较器71b由非反向端(+)接收信号IN，且由反向端(-)接收阈值电压VTH_2。比较器71b比较输入信号IN已决定的电压位准与阈值电压VTH_2，并根据比较结果产生结果信号RS_2。结果信号RS_1与结果信号RS_2结合成为数字信号RS。在此实施例中，结果信号RS_1及RS_2中每一者占有1位，因此数字信号RS具有占有2位。
拴锁模块72包括拴锁器72a及72b。拴锁器72a接收来自比较器71a的结果信号RS_1，并在第二期间内根据使能信号EN_2来拴锁结果信号RS_1，以作为拴锁信号OUT_1。拴锁器72b接收来自比较器71b的结果信号RS_2，并在第二期间内根据使能信号EN_2来拴锁结果信号RS_2，以作为拴锁信号OUT_2。拴锁信号OUT_1与OUT_2结合成为输出信号OUT。在此实施例中，拴锁信号OUT_1及OUT_2中每一者占有1位，因此输出信号占有2位。
下拉单元73包括电阻器73a、开关73b及73c、以及或非门(XOR)73d。电阻器73a与开关73b及73c以串联方式耦接于输入端PIN与接地电压GND之间。或非门73d接收拴锁信号OUT_1及OUT_2，并产生使能信号EN_3。开关73b受使能信号EN_2控制，且开关73c受使能信号EN_3控制。
输入电路7的操作将配合图7及图2来说明。在此实施例中，所有的开关根据逻辑高位准信号而导通，且根据逻辑低位准信号而关闭。
参阅图2，在第一期间P_1，供电电压VBAT由0V开始上升且具有逻辑高位准，使能信号随着供电电压VBAT而上升。当使能信号EN_1到达逻辑高位准时，开关70a及70d导通。假使输入端PIN处于浮接状态，由于电阻器70b与70c具有相同的电阻值，输入信号IN的电压位准被拉至介于供电电压VBAT与接地电压GND间的中间电压。位准决定单元70因此决定输入信号IN的电压位准为中间电压位准。同时，开关71d导通，因此可获得阈值电压VTH_1大于阈值电压VTH_2。由于阈值电压VTH_1大于输入信号IN的电压位准，比较器71a产生逻辑低位准的结果信号RS_1。由于输入信号IN的电压位准大于阈值电压VTH_2，比较器71b产生逻辑高位准的结果信号RS_2。
当供电电压VBAT上升至一既定电压(例如2.7V)时，使能信号EN_1切换至逻辑低位准，且使能信号EN_2切换至逻辑高位准。参阅图2，使能信号EN_1切换至逻辑低位准的时间以标号“TP”来标记，且在时间TP之后的期间称为第二期间P_2。在第二期间P_2，拴锁器72a及72b被逻辑高位准的使能信号EN_2触发。拴锁器72a接收并拴锁逻辑低位准的结果信号RS_1，以作为拴锁信号OUT_1。拴锁器72b接收并拴锁逻辑高位准的结果信号RS_2，以作为拴锁信号OUT_2。因此，根据逻辑低位准的拴锁信号OUT_1与逻辑高位准的拴锁信号OUT_2，可判断出输入端PIN处于浮接状态。
此外，在第二期间P_2，或非门73d接收逻辑低位准的拴锁信号OUT_1与逻辑高位准的拴锁信号OUT_2，并产生逻辑高位准的使能信号EN_3。开关73b被逻辑高位准的使能信号EN_2导通，且开关73c逻辑高位准的使能信号EN_3导通。因此，输入端PIN下拉至接地电压GND，避免输入端PIN浮接。
假使输入端PIN处于低逻辑状态，在第一期间P_1，输入信号IN处于低电压位准。位准决定单元70因此决定输入信号IN为低电压位准。根据上述模拟数字转换单元71与拴锁模块72的操作，在第二期间P_2，拴锁器72a拴锁逻辑低位准的结果信号RS_1以作为拴锁信号OUT_1，且拴锁器72b拴锁逻辑低位准的结果信号RS_2以作为拴锁信号OUT_2。因此，根据逻辑低位准的拴锁信号OUT_1及OUT_2，可判断出输入端PIN处于低逻辑状态。
以相同的操作，假使输入端PIN处于高逻辑状态，拴锁器72a拴锁逻辑高位准的结果信号RS_1以作为拴锁信号OUT_1，且拴锁器72b拴锁逻辑高位准的结果信号RS_2以作为拴锁信号OUT_2。因此，根据逻辑高位准的拴锁信号OUT_1及OUT_2，可判断出输入端PIN处于高逻辑状态。
在输入端PIN处于低逻辑状态与高逻辑状态的情况下，由于或非门73d接收具有相同逻辑位准的拴锁信号OUT_1及OUT_2，或非门73d则产生逻辑低位准的使能信号EN_3，以关闭开关73c。因此下拉单元73处于闲置状态。
在此实施例中，时序产生单元74可以图3的时序产生单元13’或是图6的时序产生单元13”来实现。在一些实施例中，当输入电路7应用于集成电路时，使能信号EN_I与EN_2由集成电路的内部产生。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视以权利要求所界定者为准。
权利要求
1.一种输入电路，该输入电路包括一位准决定单元，其由所述输入电路的一输入端接收一输入信号，用以在一第一期间决定所述输入信号的逻辑位准，所述第一期间受一第一使能信号控制；以及一输出单元，其耦接所述输入端；其中，在所述第一期间，所述输出单元由所述输入电路的一输出端，输出具有已决定的逻辑位准的所述输入信号，以作为一输出信号以及其中，在接续于所述第一期间的一第二期间，所述输出单元根据一第二使能信号以拴锁所述输入信号的已决定的逻辑位准，且由所述输出端输出具有已决定的逻辑位准的所述输入信号，以作为所述输出信号。
2.如权利要求1所述的输入电路，其中，所述位准决定单元接收一参考电压，且当所述输入端处于一浮接状态时，决定所述输入信号的逻辑位准为所述参考电压的逻辑位准。
3.如权利要求2所述的输入电路，其中，当所述输入端处于一低逻辑状态，所述位准决定单元决定所述输入信号的逻辑位准为一逻辑低位准。
4.如权利要求2所述的输入电路，其中，所述的输入电路还包括一位准维持单元，其当所述输入端处于所述浮接状态时，用以根据所述第二使能信号及所述输出信号，来维持所述输入信号的已决定的逻辑位准的电压值。
5.如权利要求1所述的输入电路，其中，所述位准决定单元包括一第一开关，其受控于所述第一使能信号，所述第一开关的第一端耦接一参考电压；以及一第一电阻器，所述第一电阻器的一第一端耦接所述第一开关的一第二端，且所述第一电阻器的一第二端耦接所述输入端。
6.如权利要求1所述的输入电路，其中，所述输出单元包括一第一反向器；一第二反向器，其于所述输入端与所述输出端之间，与所述第一反向器以串联方式耦接于一第一节点；一第三反向器；一第二开关，其受控于所述第二使能信号，且与所述第三反向器以串联方式耦接于所述第一节点与所述输出端之间。
7.如权利要求1所述的输入电路，其中，所述第一使能信号与所述第二使能信号具有相反的逻辑位准。
8.如权利要求1所述的输入电路，其中，所述的输入电路还包括一第三开关、一第四开关、以及一第二电阻器以串联方式耦接于一参考电压与所述输入端之间，所述参考电压亦耦接于所述位准决定单元。
9.如权利要求8所述的输入电路，其中，所述第三开关受控于所述输出信号，且所述第四开关受控于所述第二使能信号。
10.如权利要求1所述的输入电路，其中，所述的输入电路还包括一时序产生单元，其用以产生所述第一及第二使能信号，其中，所述第一使能信号与所述第二使能信号具有相反的逻辑位准。
11.如权利要求10所述的输入电路，其中，所述时序产生单元包括一第一定时器，其用以产生所述第一使能信号，其中，当所述第一定时器到达介于所述第一与第二期间之间的一时间，所述第一定时器改变所述第一使能信号的逻辑位准；以及一第四反向器，其用以接收所述第一使能信号，并输出所述第二使能信号。
12.如权利要求10所述的输入电路，其中，所述时序产生单元包括一电压产生器，其接收一供电电压，用以根据所述供电电压来产生一第一电压；一分压器，其耦接于所述供电电压与一接地电压之间，用以根据一既定比例的所述供电电压与所述接地电压间的压差来产生一第二电压；一比较单元，其用以比较所述第一与第二电压，产生一结果信号与一第一控制信号，且根据所述比较结果来改变所述结果电压及所述第一控制电压的逻辑位准；一第二定时器，其用以产生一第二控制信号，其中，当所述第二定时器到达介于所述第一与第二期间之间的一既定时间且所述比较单元尚未改变所述第一控制信号逻辑位准，所述第二定时器改变所述第二使能信号的逻辑位准；以及一多任务器，其接收所述供电电压与所述结果信号，用以根据所述第一及第二控制信号的逻辑位准，来输出所述供电电压或所述结果信号以作为所述第一使能信号。
13.一输入电路，该输入电路包括一位准决定单元，其由所述输入电路的一输入端接收一输入信号，用以在一第一期间，根据一第一使能信号来决定所述输入信号的电压位准，所述第一期间受一第一使能信号控制；一模拟数字转换单元，其接收具有已决定的电压位准的所述输入信号，用以在所述一第一期间，根据所述输入信号的已决定的电压位准，将所述输入信号转换为一数字信号；以及一拴锁模块，其用以在接续于所述第一期间的一第二期间，根据一第二使能信号来拴锁所述数字信号，以作为一输出信号。
14.如权利要求13所述的输入电路，其中，所述输入端的逻辑状态根据所述输出信号来判断。
15.如权利要求13所述的输入电路，其中，所述位准决定单元耦接于一供电电压与一接地电压之间，且当所述输入端处于一浮接状态时，决定所述输入信号的电压位准为介于所述供电电压与所述接地电压间的一位准。
16.如权利要求15所述的输入电路，其中，所述的输入电路还包括一下拉单元，其耦接于所述输入端与所述接地电压之间，当所述输入端处于所述浮接状态时，在所述第二期间根据所述输出信号将所述输入端下拉至所述接地电压。
17.如权利要求13所述的输入电路，其中，所述位准决定单元包括一第一开关，其受所述第一使能信号控制；一第一电阻器，其与所述第一开关以串联方式耦接于一供电电压与所述输入端之间；一第二开关，其受所述第一使能信号控制；以及一第二电阻器，其与所述第二开关以串联方式耦接于所述输入端与一接地电压之间。
18.如权利要求13所述的输入电路，其中，所述模拟数字转换单元包括一第一分压器，其耦接于一供电电压与一接地电压之间，用以在所述第一期间，根据所述第一使能信号产生一第一阈值电压与一第二阈值电压；一第一比较器，其接收所述输入信号与所述第一阈值电压，用以比较所述输入信号的已决定的电压位准与所述第一电压，并根据所述比较结果产生一第一结果信号；以及一第二比较器，其接收所述输入信号与所述第二阈值电压，用以比较所述输入信号的已决定的电压位准与所述第二电压，并根据所述比较结果产生一第二结果信号；其中，所述第一及第二结果信号结合成为所述数字信号。
19.如权利要求13所述的输入电路，其中，所述第一使能信号与所述第二使能信号具有相反的逻辑位准。
20.如权利要求13所述的输入电路，其中，所述的输入电路还包括一第四开关、一第五开关、以及一第六电阻器，以串联方式耦接于所述输入端与一接地电压之间。
21.如权利要求20所述的输入电路，其中，所述输出信号经过逻辑计算后获得一第三使能信号，所述第四开关受所述第二使能信号控制，且所述第五开关受所述第三使能信号控制。
22.如权利要求13所述的输入电路，其中，所述的输入电路还包括一时序产生单元，其用以产生所述第一及第二使能信号，其中，所述第一使能信号与所述第二使能信号具有相反的逻辑位准。
23.如权利要求22所述的输入电路，其中，所述时序产生单元包括一第一定时器，其用以产生所述第一使能信号，其中，当所述第一定时器到达介于所述第一与第二期间之间的一时间，所述第一定时器改变所述第一使能信号的逻辑位准；以及一第一反向器，其用以接收所述第一使能信号，并输出所述第二使能信号。
24.如权利要求22所述的输入电路，其中，所述时序产生单元包括一电压产生器，其接收一供电电压，用以根据所述供电电压来产生一第一电压；一第二分压器，其耦接于所述供电电压与一接地电压之间，用以根据一既定比例的所述供电电压与所述接地电压间的压差来产生一第二电压；一比较单元，其用以比较所述第一与第二电压，产生一结果信号与一第一控制信号，且根据所述比较结果来改变所述结果电压及所述第一控制电压的逻辑位准；一第二定时器，其用以产生一第二控制信号，其中，当所述第二定时器到达介于所述第一与第二期间之间的一既定时间且所述比较单元尚未改变所述第一控制信号逻辑位准，所述第二定时器改变所述第二使能信号的逻辑位准；以及一多任务器，其接收所述供电电压与所述结果信号，用以根据所述第一及第二控制信号的逻辑位准，来输出所述供电电压或所述结果信号以作为所述第一使能信号。
25.一种方法，适用于一输入电路，所述输入电路具有一输入端，所述方法包括决定所述输入端上一输入信号的电压位准；拴锁所述输入信号的已决定的电压位准；输出具有已决定的电压位准的所述输入信号，以作为一输出信号；以及根据所述输出信号来判断所述输入端的逻辑状态。
全文摘要
一种输入电路及其方法，该输入电路包括位准决定单元以及输出单元。位准决定单元由输入电路的输入端接收输入信号，在由第一使能信号控制的第一期间，决定输入信号的电压位准。输出单元耦接输入端。在第一期间，输出单元由位准决定单元的输出端，输出具有已决定的逻辑位准的输入信号，以作为输出信号。在接续于第一期间的第二期间，输出单元根据第二使能信号的控制拴锁输入信号的已决定的逻辑位准，且由输出端输出具有已决定的逻辑位准的输入信号，以作为输出信号。本发明的输入电路，可判断输入脚位的浮接状态，且当输入脚位处于低或高逻辑状态时，可减少漏电流的产生。
文档编号H03K19/0175GK101093992SQ20071011253
公开日2007年12月26日 申请日期2007年6月20日 优先权日2006年6月23日
发明者陈碧芬 申请人:联发科技股份有限公司