专利名称：低差动电压输出电路的利记博彩app
技术领域：
本发明涉及一种输出电路，特别是涉及一种低差动电压输出电路。
技术背景近年来，电子产品已发展得更为多样化，为了使电子产品的间、 集成电路的间或集成电路内的各功能模块的间能彼此沟通，进而让各产 品的功能达到最佳化，因此各种传输接口也应运而生。为了降低电磁波干扰(electromagnet ic interference, EMI)及功 率消耗，这些传输接口大多设计成差动输出的型式，如图1中的差动输 出电路所示。图1为现有差动输出电路及其摆置位置的示意图。请参照 图 1 , 差动输出电路设置在芯片内部，此电路包括由 M0S (meta卜oxide-semiconductor)晶体管102 — 112及电阻114、 116 所组成的差动输出单元，以及回授电路130。差动输出单元用以输出差 动讯号，并搭配回授电路130进行共模电压Vcm的回授控制。于此图示中，Vout+及Vout-即为此电路的输出讯号，用来传送 沟通讯息至芯片外部的接收端(例如另一芯片，未示出)，而Vin+及Vin-则为此电路的输入讯号。此外，VCC为电源电压，GND为接地电压，至 于Vp则是提供给晶体管的偏压。晶体管104及106形成一输入差动对 (input differential pair)，晶体管108及110形成另 一输入差动对， 而晶体管102及112用以充作上述输入差动对的电流源。电阻114及 116用来串联输出讯号Vout+与Vout- ，以获得这二个输出讯号的共 模电压(common mode voltage) Vcm,至于电阻118及120则分别为此电 路及接收端的终端电阻，用来做阻抗匹配，以降低讯号反射所造成的干 扰。回授电路130取得共模电压Vcm后，会将共模电压Vcm与预设的 参考电压做比较，例如与1.25V做比较，据以输出控制讯号Vn至晶体 管112的栅极，进而控制晶体管112的电流，使得共模电压Vcm可以保持在1.25V。然而，由于差动输出单元必须通过回授电路130进行回授 控制，使得此型态传输接口的反应时间受到限制，且其最佳化条件亦会 因工艺变异而有所漂移。除此之外，由于一般芯片中都会含有多组差动输出单元，且每一 差动输出单元皆需搭配一个回授电路来进行回授控制，造成成本大量增加。由上述缺点也可以想见，当系统所需要传输的差动讯号越多时，电 路规模将变得相当庞杂。发明内容本发明的目的是提供一种低差动电压输出电路，其反应时间较现 有电路短。本发明的再一目的是提供 件不易因工艺变异而有所漂移。本发明的又一目的是提供 有电路低。本发明的另一目的是提供 较现有电路小。基于上述及其它目的，本发明提出一种低差动电压输出电路，其 包括电压产生器及差动输出单元，其中差动输出单元又包括第一受控电 流源、第一开关、第二开关、第三开关、第四开关、第二受控电流源及 共模电压电路。基于上述及其它目的，本发明亦提出一种低差动电压输出电路， 其包括电压产生器及多个差动输出单元，其中每一差动输出单元又包括 第一受控电流源、第一开关、第二开关、第三开关、第四开关、第二受 控电流源及共模电压电路。上述电压产生器用以产生第一偏压、第二偏压及箝制电压，而第 一受控电流源用以依据第 一 偏压而将其所提供电流的值箝制在第 一 预 设范围。第一开关具有第一端、第二端及控制端，此第一开关的第一端 耦接第一受控电流源，而第一开关的控制端接收第一时序讯号，据以决 定是否导通。第二开关具有第一端、第二端及控制端，此第二开关的第一种低差动电压输出电路，其最佳化条 一种低差动电压输出电路，其成本较现 一种低差动电压输出电路，其电路面积一端耦接第一受控电流源，而第二开关的控制端接收第二时序讯号，据 以决定是否导通。第三开关具有第一端、第二端及控制端，此第三开关的第一端耦 接第一开关的第二端，并输出第一输出讯号，而第三开关的控制端接收 第三时序讯号，据以决定是否导通。第四开关具有第一端、第二端及控 制端，此第四开关的第一端耦接第二开关的第二端，并输出第二输出讯 号，而第四开关的控制端接收第四时序讯号，据以决定是否导通。第二 受控电流源耦接第三开关的第二端及第四开关的第二端，并依据第二偏 压而将其所提供电流的值箝制在第二预设范围。共模电压电路用以依据 箝制电压，将第一输出讯号与第二输出讯号的共模电压箝制在第三预设 范围。依照本发明一较佳实施例所述的低差动电压输出电路，上述第一开关及第二开关以PM0S晶体管来实施，而第三开关及第四开关以蘭0S 晶体管来实施。第一受控电流源亦以一 PM0S晶体管来实施，此PM0S 晶体管的源极耦接电源电压，此PM0S晶体管的漏极耦接作为第一开关 的PM0S晶体管的源极及作为第二开关的P固S晶体管的源极，而此PMOS 晶体管的栅极接收第一偏压。第二受控电流源亦以一 NM0S晶体管来实 施，此丽0S晶体管的漏极耦接作为第三开关的固0S晶体管的源极及作 为第四开关的丽0S晶体管的源极，此丽OS晶体管的源极耦接共同电位， 而此丽0S晶体管的栅极接收第二偏压。另外，电压产生器则以第一 蘭0S 晶体管、第二丽0S晶体管、第一PM0S晶体管、第一放大器电路及单位 增益级来实施，其中单位增益级又以第二放大器电路来实施。上述第一 醒0S晶体管的漏极与栅极相接，且此第一 画0S晶体管 的漏极接收参考电流，而第一 固0S晶体管的源极耦接共同电位。第二 NM0S晶体管的源极耦接共同电位，且第二丽0S晶体管的栅极耦接第一 NMOS晶体管的栅极，并输出第二偏压。第一 PM0S晶体管的源极耦接电 源电压，而其漏极耦接第二丽0S晶体管的漏极。第一放大器电路具有正输入端、负输入端及输出端，其负输入端 耦接参考电压，而其正输入端耦接第二薩0S晶体管的漏极与第一 PM0S 晶体管的漏极，用以将上述二个漏极的电压箝制在参考电压，且第一放 大器电路的输出端耦接第一 PMOS晶体管的栅极，并输出第一偏压。第二放大器电路具有正输入端、负输入端及输出端，且其正输入端接收参 考电压，而其输出端输出箝制电压，并回授至第二放大器电路的负输入端。在此较佳实施例中，第一 PM0S晶体管及作为第一受控电流源的 PM0S晶体管二者的尺寸大小成比例，第二 NM0S晶体管及作为第二受控 电流源的画0S晶体管二者的尺寸大小成比例，且作为第一开关的PM0S 晶体管及作为第二开关的PM0S晶体管二者的尺寸大小一样，作为第三 开关的丽0S晶体管及作为第四开关的NM0S晶体管二者的尺寸大小一 样。依照本发明另一较佳实施例所述的低差动电压输出电路，上述第 一开关及第二开关以PM0S晶体管来实施，而第三开关及第四开关以 函0S晶体管来实施。第一受控电流源亦以一PMOS晶体管来实施，此PMOS 晶体管的源极耦接电源电压，此PMOS晶体管的漏极耦接作为第一开关 的PMOS晶体管的源极及作为第二开关的PMOS晶体管的源极，而此PMOS 晶体管的栅极接收第一偏压。第二受控电流源亦以一 丽OS晶体管来实 施，此應OS晶体管的漏极耦接作为第三开关的丽OS晶体管的源极及作 为第四开关的函OS晶体管的源极，此丽OS晶体管的源极耦接共同电位， 而此画OS晶体管的栅极接收第二偏压。另外，电压产生器以第一 丽OS晶体管、第二NMOS晶体管、第一 PMOS晶体管、第一放大器电路、第一阻抗、第二阻抗及单位增益级来 实施，其中单位增益级又以第二放大器电路来实施，而第一阻抗及第二 阻抗则分别以PMOS晶体管及函OS晶体管来实施。上述第一 丽OS晶体管的漏极与栅极相接，且此第一 丽OS晶体管 的漏极接收参考电流，而第一 画OS晶体管的源极耦接共同电位。第二 丽OS晶体管的源极耦接共同电位，且第二薩OS晶体管的栅极耦接第一 画OS晶体管的栅极，并输出第二偏压。第一 PMOS晶体管的源极耦接电 源电压，而其漏极耦接作为第一阻抗的PMOS晶体管的源极。作为第一 阻抗的PMOS晶体管的漏极耦接作为第二阻抗的觀OS晶体管的漏极，且 作为第一阻抗的PMOS晶体管的栅极耦接共同电位。作为第二阻抗的 羅OS晶体管的源极耦接第二画OS晶体管的漏极，且作为第二阻抗的 NMOS的栅极接收偏压电压。第一放大器电路具有正输入端、负输入端及输出端，其负输入端 耦接参考电压，而其正输入端耦接作为第一阻抗的PM0S晶体管的漏极与作为第二阻抗的画os晶体管的漏极，用以将上述二个漏极的电压箝 制在参考电压，且第一放大器电路的输出端耦接第一 PM0S晶体管的栅 极，并输出第一偏压。第二放大器电路具有正输入端、负输入端及输出 端，且其正输入端接收参考电压，而其输出端输出箝制电压，并回授至 第二放大器电路的负输入端。在此另一较佳实施例中，第一 PM0S晶体管及作为第一受控电流源 的PM0S晶体管二者的尺寸大小成比例，作为第一阻抗的PM0S晶体管及 作为第一开关的PM0S晶体管二者的尺寸大小成比例，作为第二阻抗的 丽0S晶体管及作为第四开关的NM0S晶体管二者的尺寸大小成比例，第 二丽OS晶体管及作为第二受控电流源的薩OS晶体管二者的尺寸大小成 比例，且作为第一开关的PM0S晶体管及作为第二开关的PM0S晶体管二 者的尺寸大小一样，作为第三开关的丽OS晶体管及作为第四开关的 画0S晶体管二者的尺寸大小一样。本发明因采用电压产生器直接提供共模电压至差动输出单元，因 此电路的反应时间较快，亦使电路的最佳化条件不易因工艺变异而有所 漂移。本发明亦于上述电压产生器中采用第一放大器电路，用以将第一 PM0S晶体管与第二画0S晶体管的漏极电压箝制在预设的参考电压，藉 以克服M0S晶体管的通道调制(channel modula t ion)效应，因此只需要 调整第一 PM0S晶体管、第二丽0S晶体管、第一受控电流源(以PM0S 晶体管实施)及第二受控电流源(以画0S晶体管实施)四者的尺寸大小， 便能使差动输出单元的输出电流与电压产生器中的参考电流成比例。此外，上述电压产生器中由于也采用第二放大器电路，用以提供 些许电流让共模电压可以保持在参考电压的电平，因此本发明只需要一 个电压产生器便可以串接多组差动输出单元，使得本发明的电路面积较 现有电路小，进而降低所需成本。为使本发明的上述和其它目的、特征和优点能更明显易懂，下文 特举较佳实施例，并结合附图详细说明如下。
图1为现有差动输出电路及其摆置位置的示意图。图2为依照本发明一实施例的低差动电压输出电路的电路图。图3为依照本发明一实施例的电压产生器210的电路图。 图4为依照本发明另一实施例的电压产生器210的电路图。 图5为依照本发明又一实施例的电压产生器210的电路图。 图6为依照本发明再一实施例的电压产生器210的电路图。 图7为依照本发明一实施例的电压产生器及多组差动输出单元的 串接示意图。附图符号说明 102、 104、 106、 108 114、 116、 118、 120 210:电压产生器 214:放大器电路 215:单位增益级 216、 217、 228、 229 218:参考电压 219:参考电流220、 701、 7 02 、 N:差动输出单元221、 222、 223、 224:开关 225、 226:电流源227:共模电压电路230、 801、 802、 M:时序产生器BI:偏压电压COM:共同电位GND: 4妄地电压IN、 IN1、 IN2、 INN、 Vin+、 Vin-:專ir入i礼号0UT1、 0UT2、 0UT3、 0UT4、 N0UT1、 N0UT2:车命出讯号Tl、 T2、 T3、 T4、 T5、 T6、 T7、 T8、 Nl、 N2、 N3、 N4:时序讯号VI、 V2、 Vp:偏压VCL:箝制电压110、 112、 211、 212、 213: MOS晶体管 电阻阻抗VCC:电源电压 Vcm:共模电压 Vn:控制讯号具体实施方式
为了方便各图示间的对照，以下各图标中的电源电压及共同电位 皆分别以VCC及COM来表示。请先参照图2,图2为依照本发明一实施例的低差动电压输出电路 的电路图。此低差动电压输出电路包括电压产生器210及差动输出单元 220，其中差动输出单元220由开关221 - 224、受控电流源225 - 226 及共模电压电路227所组成。电压产生器210用以产生偏压VI、 V2及箝制电压VCL,受控电流 源225依据偏压VI将其所提供电流的值箝制在第一预设范围，而受控 电流源226依据偏压V2将其所提供电流的值箝制在第二预设范围。上 述开关221 - 224皆具有第一端、第二端及控制端，且开关221 - 224 的控制端分别接收时序讯号T1 T4，据以决定是否导通。共模电压电 路227用以依据箝制电压VCL,将输出讯号0UT1与0UT2的共模电压箝 制在第三预设范围。另外，使用者可采用一时序产生器230来接收输入 讯号IN(其包含沟通讯息)，以产生所需的时序讯号Tl ~ T4。在此实施例中，开关221、 222及受控电流源225皆以PM0S晶体 管来实现，而开关223、 224及受控电流源226皆以薩0S晶体管来实现。 由于上述各晶体管的漏极、源极与栅极的耦接方式皆已在图2中展现， 在此便不再赘述。此实施例的共模电压电路227以阻抗228及229来实 现，其中阻抗228及229皆为电阻。此外，亦可对此电路设置终端电阻 240,以和接收端(未示出)做阻抗匹配，进而降低讯号反射所造成的干 扰。值得一提的是，阻抗228及229 二者的阻值一般皆设定为数k欧姆， 甚至更大，而终端电阻240的阻值则大多设定在100欧姆左右。总之， 阻抗228及229 二者的阻值会比终端电阻240的阻值大很多，如此就可 很省电的得到正确的共模电压。开关221及222为一组电流开关对，而开关223及224则为另一 组电流开关对，这些电流开关对依据时序讯号T1 T4来控制电流的流向。举例来说，若要使输出讯号0UT1为正，而使输出讯号0UT2为负， 则只要使时序讯号T2及T4为高电位，使时序讯号Tl及T3为低电位， 那么大部分的电流就会依序经过受控电流源225 、开关221、终端电阻 240、开关224、受控电流源226，最后到共同电位COM，亦会有少部分 的电流依序通过阻抗228及229流到共同电位COM,因此使得输出讯号 0UT1为正，而使输出讯号0UT2为负。类似地，若要使输出讯号0UT1为负，而使输出讯号0UT2为正， 则只要使时序讯号T2及T4为低电位，使时序讯号Tl及T3为高电位， 那么大部分的电流就会依序经过受控电流源225、开关222、终端电阻 240、开关223、受控电流源226，最后到共同电位COM，亦会有少部分 的电流依序通阻抗229及阻抗228流到共同电位COM,因此使得输出讯 号0UT1为负，而使输出讯号0UT2为正。然而，不管输出讯号的值是正 是负，由于其共模电压就是箝制电压VCL，所以输出讯号会以箝制电压 VCL为中心来做正、负的变化。图3为依照本发明一实施例的电压产生器210的电路图。此图标 中的电压产生器210以NM0S晶体管211及212、 PM0S晶体管213、及 放大器电路214来实施。其中，丽0S晶体管211及212组成一电流镜， 且画0S晶体管211的漏极接收参考电流219,因此NM0S晶体管212的 电流(即镜射电流)会依照薩0S晶体管211及212 二者的尺寸比而与参 考电流219成一比例。放大器电路214的负输入端耦接参考电压218, 而正输入端则耦接腿0S晶体管212及PM0S晶体管213 二者的漏极。由 于放大器电路具有虚短路的特性，因此可将上述二个漏极的电压箝制在 参考电压218的准位，以克服M0S晶体管的通道调制效应，使得画0S 晶体管212及PMOS晶体管213二者的电流能够相同。偏压VI及V2分别由放大器电路214的输出端及醒0S晶体管212 的栅极所提供，且参考电压218直接作为差动输出单元220 (如图2所 示)所需的共模电压。经由图3可以看出，由于差动输出单元220 (如图 2所示)所需的共模电压并不是藉由回授机制而产生，而是由参考电压 218直接提供，因此对于低差动电压输出电路整体而言，其反应时间就 会较现有电路短，且亦使得其最佳化条件不易因工艺变异而有所漂移。附带一提的是，上述的参考电压218可由一电压源提供，而电压 源的耦接方式如图3所示，其正端耦接放大器电路214的负输入端，其 负端耦接共同电位C0M。请再参照图2及图3,由于图2中作为受控电流源226的NM0S晶 体管及图3中的NM0S晶体管211、 212三者亦形成电流镜，因此只要控 制PM0S晶体管213及作为受控电流源225的PM0S晶体管二者的尺寸大 小成比例，以及控制NM0S晶体管212及作为受控电流源226的固0S 晶体管二者的尺寸大小成比例，且使作为开关221的PM0S晶体管及作 为开关222的PM0S晶体管二者的尺寸大小一样，以及使作为开关223 的NM0S晶体管及作为开关224的NM0S晶体管二者的尺寸大小 一样，那 么差动输出单元220的输出电流也会与参考电流219成比例。如此一来， 差动输出单元220的输出电流大小便可直接由参考电流219的值来控 制。为了使差动输出单元220的输出电流与参考电流219 二者的比例 能够更精确地符合使用者所设定的比例，使用者可将PM0S晶体管213 及NM0S晶体管212 二者的尺寸设定成一样，而将作为受控电流源225 的PM0S晶体管及作为受控电流源226的丽0S晶体管二者的尺寸设定成 一样，如此便可使镜射电流与参考电流219成比例，而受控电流源2" 及226 二者的电流又能与镜射电流成比例。当然使用者也可将PM0S晶 体管213、丽0S晶体管212、作为受控电流源2"的PM0S晶体管及作 为受控电流源226的画0S晶体管四者的尺寸大小皆设定成一样，以使 镜射电流及受控电流源225 、 226 二者的电流皆与参考电流219成一定 比例。甚至，可将PM0S晶体管213、 NM0S晶体管211及212、作为受 控电流源225的PM0S晶体管及作为受控电流源226的丽0S晶体管的尺 寸大小皆设定成一样，以使镜射电流及受控电流源225、 226 二者的电 流皆与参考电流219相同。此外，若使用者欲增强共模电压的驱动力，则可以在图3所示的 电压产生器210中加入单位增益级，如图4所示。图4为依照本发明另 一实施例的电压产生器210的电路图。此图中的单位增益级215同样以 放大器电路来实现，此放大器电路的正输入端接收参考电压218，而其 输出端输出箝制电压VCL,以作为差动输出单元220所需的共模电压，且此放大器电路的输出被回授至此放大器电路的负输入端，以形成单位 增益。由于此放大器电路能提供些许电流，让共模电压可以保持在参考 电压的电平，因此电压产生器210便有足够的能力可以同时推动多组串接的差动输出单元220 (后述)。藉由图2及其相关叙述的教示，若使用者考虑到差动输出单元220 的电流路径上的开关内阻，则可以在图3所示电压产生器210中的镜射 电流^各径中加入一些阻抗，以才莫拟开关内阻，进4亍阻抗匹配，如图5 所示。图5为依照本发明又一实施例的电压产生器210的电路图。此图 中的阻抗216、 217即是所加入的阻抗，在此实施例中分别以PMOS晶体 管及醒OS晶体管来实施，且PMOS晶体管及画OS晶体管的栅极分别耦 接共同电位COM及偏压电压BI，以使这二个晶体管维持导通状态，进而利用其导通内阻来匹配开关内阻。由于差动输出单元220中作为开关221的PMOS晶体管及作为开关 222的PM0S晶体管二者的尺寸大小已设定成一样，且作为开关223的 丽0S晶体管及作为开关224的丽0S晶体管二者的尺寸大小亦设定成一 样，故只要额外使作为阻抗216的PM0S晶体管及作为开关221的PMOS 晶体管二者的尺寸大小成比例，使作为阻抗217的画0S晶体管及作为 开关224的NM0S晶体管二者的尺寸大小亦成比例，那么差动输出单元 22 0的输出电流也会与参考电流219成比例。高阶使用者可以将上述所有新增组件皆加至入电压产生器210中， 以使电压产生器210获得最好的性能，如图6所示。图6为依照本发明 再一实施例的电压产生器210的电路图。图6中的放大器电路214、单 位增益级215、及阻抗216、 217皆是新增组件，这些新增组件的功能 由于已于前述实施例中说明，在此便不再赘述。此外，于前述说明中提到，由于电压产生器210中可采用单位增 益级215来增强共模电压的驱动力，并由单位增益级215提供些许电流 让共模电压可以保持在参考电压的电平，且可通过调整MOS晶体管的尺 寸大小来使差动输出单元220的输出电流与参考电流219 二者成比例， 因此本发明只需要一个电压产生器便可以同时串接多组差动输出单元 220，如图7所示。图7为依照本发明一实施例的电压产生器及多组差动输出单元的 串接示意图。请参照图7，使用者可利用单一个电压产生器210来串接 差动输出单元701 ~N,并使每个差动输出单元皆通过时序产生器产生 其所需的时序讯号，例如利用时序产生器801接收输入讯号IN1，以产 生差动输出单元701所需要的时序讯号Tl-T4，利用时序产生器802 接收输入讯号IN2,以产生差动输出单元702所需要的时序讯号T5 ~ T8, 利用时序产生器M接收输入讯号I丽，以产生差动输出单元N所需要的 时序讯号Nl ~ N4。如此一来，这些含有沟通讯息的输入讯号便都会被转换成差动型 式的输出讯号。以此图标来说，输入讯号IN1被转换成输出讯号0UT1、 0UT2,输入讯号IN2被转换成输出讯号0UT3、 0UT4，输入讯号I匪被 转换成输出讯号N0UT1、 N0UT2,进一步降低电磁波干扰及功率消耗。本发明因采用电压产生器直接提供共模电压至差动输出单元，因 此电路的反应时间较快，亦使电路的最佳化条件不易因工艺变异而有所 漂移。本发明亦于上述电压产生器中采用第一放大器电路，用以将第一 PM0S晶体管与第二 NM0S晶体管的漏极电压箝制在预设的参考电压，藉 以克服M0S晶体管的通道调制效应，因此只需要调整第一 PM0S晶体管、 第二丽0S晶体管、第一受控电流源(以PM0S晶体管实施)及第二受控电 流源(以薩0S晶体管实施)四者的尺寸大小，便能使差动输出单元的输 出电流与电压产生器中的参考电流成比例。此外，上述电压产生器中由于也采用第二放大器电路，用以提供 些许电流让共模电压可以保持在参考电压的电平，因此本发明只需要一 个电压产生器便可以串接多组差动输出单元，使得本发明的电路面积较 现有电路小，进而降低所需成本。虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明， 本领域技术人员在不脱离本发明的精神和范围的前提下可作些许的更 动与润饰，因此本发明的保护范围以本发明的权利要求为准。
权利要求
1. 一种低差动电压输出电路，包括一电压产生器，用以产生一第一偏压、一第二偏压及一箝制电压；以及一差动输出单元，包括一第一受控电流源，依据该第一偏压而将其所提供电流的值箝制在一第一预设范围；一第一开关，具有第一端、第二端及控制端，该第一开关的第一端耦接该第一受控电流源，该第一开关的控制端接收一第一时序讯号，据以决定是否导通；一第二开关，具有第一端、第二端及控制端，该第二开关的第一端耦接该第一受控电流源，该第二开关的控制端接收一第二时序讯号，据以决定是否导通；一第三开关，具有第一端、第二端及控制端，该第三开关的第一端耦接该第一开关的第二端，并输出一第一输出讯号，该第三开关的控制端接收一第三时序讯号，据以决定是否导通；一第四开关，具有第一端、第二端及控制端，该第四开关的第一端耦接该第二开关的第二端，并输出一第二输出讯号，该第四开关的控制端接收一第四时序讯号，据以决定是否导通；一第二受控电流源，耦接该第三开关的第二端及该第四开关的第二端，并依据该第二偏压而将其所提供电流的值箝制在一第二预设范围；以及一共模电压电路，用以依据该箝制电压，将该第一输出讯号与该第二输出讯号的一共模电压箝制在一第三预设范围。
2. 如权利要求1所述的低差动电压输出电路，其中该第一开关及 该第二开关各包括一 PM0S晶体管，且PMOS晶体管的源极、漏极与栅极 分别作为该第一开关的第一端、第二端及控制端，以及分别作为该第二 开关的第一端、第二端及控制端，而该第三开关及该第四开关各包括一 画0S晶体管，且丽OS晶体管的漏极、源极与栅极分别作为该第三开关的第一端、第二端及控制端，以及分別作为该第四开关的第一端、第二 端及控制端。
3. 如权利要求2所述的低差动电压输出电路，其中该第一受控电 流源包括一 P腦S晶体管，该PM0S晶体管的源极耦接一电源电压，该 PM0S晶体管的漏极耦接该第一开关的源才及及该第二开关的源极，该 PM0S晶体管的栅;欧接收该第一偏压，而该第二受控电流源包括一 NM0S 晶体管，该應0S晶体管的漏极耦接该第三开关的源极及该第四开关的 源极，该画0S晶体管的源极耦接一共同电位，该麵0S晶体管的栅极接 收该第二偏压。
4. 如权利要求3所述的低差动电压输出电路，其中该电压产生器包括一第一 NM0S晶体管，其漏极与栅极相接，且该第一 NM0S晶体管 的漏极接收一参考电流，该第一 画0S晶体管的源极耦接该共同电位；一第二画0S晶体管，其源极耦接该共同电位，且该第二應0S晶 体管的栅极耦接该第一 画0S晶体管的栅极，并输出该第二偏压；一第一PMOS晶体管，其源极耦接该电源电压，其漏极耦接该第二 NM0S晶体管的漏极；以及一第一放大器电路，具有正输入端、负输入端及输出端，其负输 入端耦接一参考电压，而其正输入端耦接该第二醒0S晶体管的漏极与 该第一 PM0S晶体管的漏极，用以将上述二个漏极的电压箝制在该参考 电压，且该第一放大器电路的输出端耦接该第一 PM0S晶体管的栅极， 并输出该第一偏压，其中该参考电压用来当做该箝制电压。
5. 如权利要求4所述的低差动电压输出电路，其中该第一 PM0S晶 体管及作为该第一受控电流源的PM0S晶体管二者的尺寸大小成比例， 该第二画0S晶体管及作为该第二受控电流源的画0S晶体管二者的尺寸 大小成比例，且作为该第一开关的PM0S晶体管及作为该第二开关的 PM0S晶体管二者的尺寸大小一样，作为该第三开关的丽0S晶体管及作 为该第四开关的丽0S晶体管二者的尺寸大小一样。
6. 如权利要求4所述的低差动电压输出电路，其中该电压产生器 还包括一电压源，该电压源的负端耦4妄该共同电位，该电压源的正端耦 接该第一放大器电路的负输入端，并输出该参考电压。
7. 如权利要求4所述的低差动电压输出电路，其中该电压产生器还包括一单位增益级，用以接收该参考电压，并增强该参考电压的驱动 力，以输出作为该箝制电压。
8. 如权利要求7所述的低差动电压输出电路，其中该单位增益级 包括一第二放大器电路，该第二放大器电路具有正输入端、负输入端及 输出端，且该第二放大器电路的正输入端接收该参考电压，该第二放大 器电路的输出端输出该箝制电压，并回授至该第二放大器电路的负输入 端。
9. 如权利要求4所述的低差动电压输出电路，其中该电压产生器 还包括一第一阻抗，其一端耦接该第一 PM0S晶体管的漏极，而另一端耦 接该第一放大器电4^的正输入端；以及一第二阻抗，该第二阻抗的其中一端耦接该第二画0S晶体管的漏 极，该第二阻抗的另 一端耦接该第 一 阻抗的另 一端及该第 一放大器电路的正llr入端。
10. 如权利要求9所述的低差动电压输出电路，其中该第一阻抗包 括一 PM0S晶体管，该PM0S晶体管的源极耦接该第一 PM0S晶体管的漏 极，该PM0S晶体管的漏极耦接该第一放大器电路的正输入端，该PM0S 晶体管的栅极耦接该共同电位，而该第二阻抗包括一 画0S晶体管，该 薩0S晶体管的源极耦接该第二應0S晶体管的漏极，该画0S晶体管的漏极耦接该第一放大器电路的正输入端，该画os晶体管的栅极耦接一 偏压电压。
11. 如权利要求10所述的低差动电压输出电路，其中该第一PMOS 晶体管及作为该第一受控电流源的PM0S晶体管二者的尺寸大小成比 例，作为该第一阻抗的PM0S晶体管及作为该第一开关的PM0S晶体管二 者的尺寸大小成比例，作为该第二阻抗的丽0S晶体管及作为该第四开 关的NM0S晶体管二者的尺寸大小成比例，该第二 N歸S晶体管及作为该 第二受控电流源的NM0S晶体管二者的尺寸大小成比例，且作为该第一开关的腿0S晶体管及作为该第二开关的NM0S晶体管二者的尺寸大小一 样，作为该第三开关的PM0S晶体管及作为该第四开关的PM0S晶体管二 者的尺寸大小一样。
12. 如权利要求1所述的低差动电压输出电路，其中该共模电压电 路包括一第三阻抗，该第三阻抗的其中一端接收该第一输出讯号；以及 一第四阻抗，该第四阻抗的其中一端接收该第二输出讯号，该第 四阻抗的另 一端耦接该第三阻抗的另 一端及该箝制电压。
13. 如权利要求12所述的低差动电压输出电路，其中该第三阻抗 及该第四阻抗各包括 一 电阻。
14. 如权利要求1所述的低差动电压输出电路，其还包括 一时序产生器，依据一输入讯号产生该第一时序讯号、该第二时序讯号、该第三时序讯号及该第四时序讯号。
15. —种低差动电压输出电路，包括 一电压产生器，包括一第一 画0S晶体管，其漏极与栅极相接，且该第一 NM0S晶 体管的漏极接收一参考电流，该第一 麵0S晶体管的源极耦接一共同电 位；一第二丽OS晶体管，其源极耦接该共同电位，且该第二丽0S 晶体管的栅极耦接该第一 画0S晶体管的栅极；一第一PMOS晶体管，其源极耦接一电源电压，其漏极耦接该 第二丽OS晶体管的漏极；以及一第一放大器电路，具有正输入端、负输入端及输出端，其 负输入端耦接一参考电压，而其正输入端耦接该第二 NM0S晶体管的漏 极与该第一 PMOS晶体管的漏极，用以将上述二个漏极的电压箝制在该 参考电压，且该第一放大器电路的输出端耦接该第一 PM0S晶体管的栅 极，其中该参考电压用来当做一箝制电压；多个差动输出单元，每一差动输出单元包括一第一受控电流源，耦接该第一放大器电路的输出端，用以 依据上述输出端的电压而将其所提供电流的值箝制在一第 一预设范围；5一第一开关，具有第一端、第二端及控制端，该第一开关的 第一端耦接该第一受控电流源，该第一开关的控制端接收一第一时序讯号，据以决定是否导通；一第二开关，具有第一端、第二端及控制端，该第二开关的 第一端耦接该第一受控电流源，该第二开关的控制端接收一第二时序讯 号，据以决定是否导通；一第三开关，具有第一端、第二端及控制端，该第三开关的 第一端耦接该第一开关的第二端，并输出一第一输出讯号，该第三开关 的控制端接收一第三时序讯号，据以决定是否导通；一第四开关，具有第一端、第二端及控制端，该第四开关的 第一端耦接该第二开关的第二端，并输出一第二输出讯号，该第四开关 的控制端接收一第四时序讯号，据以决定是否导通；一第二受控电流源，耦接该第二画0S晶体管的栅极、该第三 开关的第二端及该第四开关的第二端，并依据该第二 ,OS晶体管的栅 极电压而将其所提供电流的值箝制在 一 第二预设范围；以及一共模电压电路，用以依据该箝制电压，将该第一输出讯号 与该第二输出讯号的 一 共模电压箝制在 一 第三预设范围。
16. 如权利要求15所述的低差动电压输出电路，其中该第一开关 及该第二开关各包括一 PM0S晶体管，且PMOS晶体管的源极、漏极与栅 极分别作为该第一开关的第一端、第二端及控制端，以及分别作为该第 二开关的第一端、第二端及控制端，而该第三开关及该第四开关各包括 一画0S晶体管，且画OS晶体管的漏极、源极与栅极分别作为该第三开 关的第一端、第二端及控制端，以及分别作为该第四开关的第一端、第 二端及控制端。
17. 如权利要求16所述的低差动电压输出电路，其中该第一受控 电流源包括一 PM0S晶体管，该PM0S晶体管的源极耦接该电源电压，该 PM0S晶体管的漏极耦接该第一开关的源极及该第二开关的源极，该 PM0S晶体管的栅极耦接该第一放大器电路的输出端，而该第二受控电 流源包括一 画0S晶体管，该丽0S晶体管的漏极耦接该第三开关的源极 及该第四开关的源极，该丽0S晶体管的源极耦接该共同电位，该NM0S 晶体管的栅极耦接该第二丽0S晶体管的栅极。
18. 如权利要求17所述的低差动电压输出电路，其中该第一 PM0S 晶体管及作为该第一受控电流源的PM0S晶体管二者的尺寸大小成比 例，该第二画0S晶体管及作为该第二受控电流源的醒0S晶体管二者的 尺寸大小成比例，且作为该第一开关的PM0S晶体管及作为该第二开关 的PM0S晶体管二者的尺寸大小一样，作为该第三开关的丽0S晶体管及 作为该第四开关的画0S晶体管二者的尺寸大小一样。
19. 如权利要求15所述的低差动电压输出电路，其中该电压产生 器还包括一电压源，该电压源的负端耦接该共同电位，该电压源的正端耦 接该第一放大器电路的负输入端，并输出该参考电压。
20. 如权利要求15所述的低差动电压输出电路，其中该电压产生 器还包括一单位增益级，用以接收该参考电压，并增强该参考电压的驱动 力，以输出作为该箝制电压。
21. 如权利要求20所述的低差动电压输出电路，其中该单位增益 级包括一第二放大器电路，该第二放大器电路具有正输入端、负输入端 及输出端，且该第二放大器电路的正输入端接收该参考电压，该第二放 大器电路的输出端输出该箝制电压，并回授至该第二放大器电路的负输 入端。
22. 如权利要求15所述的低差动电压输出电路，其中该电压产生 器还包括一第一阻抗，其一端耦接该第一 PM0S晶体管的漏极，而另一端耦 接该第一放大器电路的正输入端；以及一第二阻抗，该第二阻抗的其中一端耦接该第二画0S晶体管的漏 极，该第二阻抗的另一端耦接该第一阻抗的另一端及该第一放大器电路 的正输入端。
23. 如权利要求22所述的低差动电压输出电^^,其中该第一阻抗 包括一 PM0S晶体管，该PM0S晶体管的源极耦接该第一 PM0S晶体管的 漏极，该PM0S晶体管的漏极耦接该第一放大器电路的正输入端，该PM0S 晶体管的栅极耦接该共同电位，而该第二阻抗包括一 画0S晶体管，该 丽0S晶体管的源极耦接该第二 NM0S晶体管的漏极，该NM0S晶体管的漏极耦接该第一放大器电路的正输入端，该薩0S晶体管的栅极耦接一 偏压电压。
24. 如权利要求23所述的低差动电压输出电路，其中该第一 PM0S 晶体管及作为该第一受控电流源的PM0S晶体管二者的尺寸大小成比 例，作为该第一阻抗的PM0S晶体管及作为该第一开关的PM0S晶体管二 者的尺寸大小成比例，作为该第二阻抗的簡0S晶体管及作为该第四开 关的薩OS晶体管二者的尺寸大小成比例，该第二丽0S晶体管及作为该 第二受控电流源的薩0S晶体管二者的尺寸大小成比例，且作为该第一 开关的PMOS晶体管及作为该第二开关的PMOS晶体管二者的尺寸大小一 样，作为该第三开关的丽0S晶体管及作为该第四开关的丽0S晶体管二 者的尺寸大小一样。
25. 如权利要求15所述的低差动电压输出电路，其中该共模电压 电路包括一第三阻抗，该第三阻抗的其中一端接收该第一输出讯号；以及 一第四阻抗，该第四阻抗的其中一端接收该第二输出讯号，该第 四阻抗的另 一端耦接该第三阻抗的另 一端及该箝制电压。
26. 如权利要求25所述的低差动电压输出电路，其中该第三阻抗 及该第四阻抗各包括 一 电阻。
27. 如权利要求15所述的低差动电压输出电路，其还包括 一时序产生器，依据一输入讯号产生该第一时序讯号、该第二时序讯号、该第三时序讯号及该第四时序讯号。
全文摘要
一种低差动电压输出电路，其包括电压产生器及差动输出单元。电压产生器包括第一PMOS晶体管、第一放大器电路、单位增益级及第一、第二NMOS晶体管。差动输出单元包括第一受控电流源、第二受控电流源、共模电压电路及第一、第二、第三、第四开关。由于本发明通过电压产生器直接提供共模电压给差动输出单元，且通过第一放大器电路及单位增益级分别克服MOS晶体管的通道调制效应及增加共模电压的驱动力，故本发明的反应时间变小，而差动输出单元的输出电流可与电压产生器所接收的参考电流成比例，且只需一个电压产生器便可同时串接多组差动输出单元。
文档编号H03F3/45GK101282108SQ20071009161
公开日2008年10月8日 申请日期2007年4月3日 优先权日2007年4月3日
发明者黄俊乂 申请人:联詠科技股份有限公司