专利名称：可编程逻辑阵列和可编程逻辑阵列模块生成器的利记博彩app
技术领域：
本发明涉及可编程逻辑阵列和可编程逻辑阵列模块生成器，特别涉及减轻无用辐射(EMI)的可编程逻辑阵列。
技术背景作为现有的可编程逻辑阵列(以下有时简称为"PLA"),例如公知 由CMOS构成的可编程逻辑阵列和由动态电路构成的可编程逻辑阵 列(例如参照非专利文献1 )。另外，关于PLA的结构，公知减小芯 片面积并提高成品率的技术(例如参照专利文献1 )。专利文献1:日本特愿昭59- 238921号"i兌明书非专利文献l:冨沢孝、松山泰男、[CMOS VSLI設計(D原理]、 丸善(株)、P326~P335发明内容近年来，随着系统LSI的高速化，EMI (Electro Magnetic Interference,电磁辐射)问题得到了重视。但是，在现有的动态PLA 结构中，数据输出定时相同，并且输入输出端子都配置在一个方向上， 所以峰值电流的产生位置集中，进而造成电流的流向相同，因此造成 所产生的磁场重叠，对周边的功能块和芯片产生大的无用的辐射 (EMI)。另外，由于往往从芯片制造出来后才判明EMI的影响，每 次进行掩膜修改，所以造成开发成本和工序数的大幅增加。另外，在输入端子和输出端子偏向同一方向的情况下，有可能在 前后功能块之间的布线布局中产生多余的开销。另外，在现有的PLA中，在其结构上，在接通电源的状态下流 过稳定电流。例如，在输入平面或输出平面上，当阵列晶体管为导通状态时，电流从电源经由该晶体管持续流至地。因此，不论是接通电 源的状态，还是未使用且不取出有效的输出的状态(以下有时称为"未 使用状态")，都将流过稳定电流。这样的未使用状态下的稳定电流为无用的电流，将会带来功耗的增大。另外，随着PLA规模的大型化，进而随着位于平面内的进行编程的晶体管的数量的增加，上述那样的 稳定电流变多，所以未使用状态下的功耗增大逐渐成为显著的问题。并且，当PLA未使用状态下的时间较长时，也会导致功耗增大。 发明内容为了解决上述课题，本发明的可编程逻辑阵列具备输入平面， 其具有多条数据线、和电压电平根据对该多条数据线的信号输入来变 化的多条积项线；以及输出平面，其具有电压电平根据上述输入平面 上的多条积项线的电压电平变化来进行变化的多条积项线、和输出与 该多条积项线的电压电平对应的信号的多条数据线，其中，在上述输 入平面和输出平面的至少一方上的上述多条数据线的至少一条的两 端上具备数据端子。另外，本发明的可编程逻辑阵列模块生成器包括文件读入部， 其读入可编程逻辑阵列的逻辑记述文件；真值表分类部，其针对通过 上述逻辑记述文件记述的可编程逻辑阵列的输入平面和输出平面的 至少一方上的多条数据线，进行数据线的替换，以使形成有相对较多 的晶体管的数据线和形成有相对较少的晶体管的数据线相邻；基底布 局生成部，其根据上述数据线替换后的逻辑记述文件，生成基底布局； 输入平面编程部，其根据上述数据线替换后的逻辑记述文件，进行输 入平面的阵列配置；以及输出平面编程部，其根据上述数据线替换后 的逻辑记述文件，进行输出平面的阵列配置。根据本发明的可编程逻辑阵列，在放电时产生峰值电流的电路部 被分散，磁场的重叠变少。另外，根据本发明的可编程逻辑阵列模块 生成器，易引起信号变化的项和不易引起信号变化的项的顺序交替， 在掩膜布局前峰值电流产生的电路位置被分散。由此，能够布置出磁场重叠较少的可编程逻辑阵列。
图1是第一实施方式的可编程逻辑阵列的结构图。 图2是第二实施方式的可编程逻辑阵列的结构图。 图3是第三实施方式的可编程逻辑阵列的结构图。图4是第四实施方式的可编程逻辑阵列中的数据线的布线剖视图。图5是第五实施方式的可编程逻辑阵列中的数据线的布线剖视图。图6是第六实施方式的可编程逻辑阵列中的事件驱动接口部分的 结构图。图7是图6所示的事件产生存储电路的真值表。图8是图6所示的事件驱动接口的时序图。图9是第七实施方式的可编程逻辑阵列的结构图。图10是本发明的可编程逻辑阵列模块生成器的结构图。图11是真值表分类的概要的说明图。标号说明101、 201:数据端子；105、 205: Pch晶体管(预充电电路)；102A: 緩冲器电路；31:事件产生存储电路；32:事件驱动接口； 322: Pch 晶体管(第二电压提供电路)；323: Pch晶体管(第一电压提供电路)； 326: Pch晶体管(预充电电路)；100:文件读入部；200:真值表分 类部；300:基底布局生成部；400:输入平面编程部；500:输出平 面编程部。
具体实施方式
以下，参照附图来说明用于实施本发明的最佳方式。 (第一实施方式)图1示出本发明的第一实施方式的PLA的结构。本实施方式的 PLA具备构成为AND阵列的输入平面10、构成为OR阵列的输出平 面20、以及接口緩冲器30。在输入平面10中，101为输入端子，102 为输入緩冲器，103为数据线，104为积项(product trem)线，105 为作为预充电电路的Pch晶体管，106为作为阵列晶体管的Nch晶体 管。另一方面，在输出平面20中，201为输出端子，202为输出緩冲 器，203为数据线，204为积项线，205为作为预充电电路的Pch晶体 管，206为作为阵列晶体管的Nch晶体管。作为编程到各平面内的运算内容例如有AND或OR等，但并不 是输入平面10—定为AND平面、输出平面20—定为OR平面，也 可以是与其相反的结构或者通过NOR-NOR来构成。输入平面10中的多条数据线103中的至少1条构成为可从输入 平面10的双向输入，在该1条数据线的两端设有输入端子101。数据 被输入到多个数据端子IOI,;故实施分别编程到输入平面IO以及输出 平面20中的逻辑运算，其运算结果从多个输出端子201输出。本实施方式的PLA为预充电型，所以其概略动作为与时钟CLK 同步地重复进行预充电和评价。在第一个时钟循环中，在输入平面10 中进行逻辑运算，在第二个时钟循环中，通过积项线104向输出平面 20传播数据，在第三个时钟循环中，在输出平面20中进行逻辑运算， 输出数据。图1所示的PLA动作如下所述。首先，在输入平面10中，在时 钟CLK为低电平时，通过Pch晶体管105,向输入平面10中的多条 积项线104冲是供电源电压VDD,积项线104变为高电平。此处，在 向输入平面10内的多个输入端子101中的任意一个提供低电平的信 号时，从该输入端子IOI接收到信号的数据线103变为高电平，栅极 端子与该数据线103连接的Nch晶体管106变为导通状态。然后，在 Nch晶体管106为导通状态时，如果CLK变为高电平，则积项线104 经由Nch晶体管107接地，积项线104变为低电平。接下来，在接口緩沖器30中，在时钟CLK为低电平时，通过Pch晶体管301以及緩冲器302,输出平面20中的多条积项线204变为低 电平。在积项线104为低电平时，；慨极端子与该积项线104连接的 Nch晶体管303变为非导通状态。之后，时钟CLK变为高电平，Nch 晶体管304变为导通状态，Nch晶体管303也为非导通状态，所以接 口緩冲器30的输出保持为低电平，输出平面20中的积项线204仍为 低电平。接下来，在输出平面20中，在时钟CLK为低电平时，通过Pch 晶体管205，向输出平面20中的多条数据线203提供电源电压VDD, 数据线203变为高电平。在该积项线204为低电平时，栅极端子与积 项线204连"l妻的Nch晶体管206变为非导通状态。Nch晶体管206的 漏极端子与多条数据线203中的任意一个连接，对于任意一个数据线 203,在其连接的Nch晶体管206的任何一个都为非导通状态时，即 使时钟CLK变为低电平，该数据线203也维持高电平。其结果，电 平通过输出緩沖器202翻转，从输出端子201输出低电平的信号。另一方面，在向输入平面IO提供高电平的信号时，AND阵列以 及OR阵列中的动作与如上所述的动作相反。即，输入平面10中的 积项线104保持为高电平，接口緩沖器30的输出维持为高电平，输 出平面20中的Nch晶体管206变为导通状态且接地，所以从输出端 子201输出高电平的信号。在本实施方式的PLA中，能够从任意的输入端子101进行向输 入平面10的信号输入。而且，为了避免信号输入局部集中，通过尤 其使至两端具有输入端子101的数据线103的信号输入方向分散，而 能够使输入緩冲器102中的峰值电流的产生位置分散。另外，若做成 在输入平面IO的双向设置输入端子101的结构，则能够在与前后功 能模块的信号布线的布局中，实现最短距离的布线，使布线自由度提 高。另外，对于输出平面20内的数据线203,也可以在其两端设置输 出端子201。(第二实施方式)在第一实施方式的PLA中，考虑例如几个Nch晶体管106为非 导通装置，其他Nch晶体管106从导通状态转变到非导通状态的情况。 在该情况下，基本上，在时钟CLK为低电平的期间(预充电期间) 积项线104以及Nch晶体管106的漏极(或源极)电容全部充电到高 电平(电源电压)。然后，在时钟CLK为高电平的期间(放电期间) 从积项线104输出高电平的信号。但是，在预充电期间和输入信号的 电平转变期间重叠的情况下，例如在Pch晶体管105附近的Nch晶体 管106在预充电期间马上就要结束的最后转变到导通状态的情况下， 在该剩余的预充电期间，对于所有Nch晶体管106的漏极(或源极) 电容，充电时间不足，因此，引起所谓的电荷共享，有可能造成保持 在积项线104中的数据从高电平变化为低电平(接地电压)。由于该 现象，本来要变为高电平的信号变为低电平，成为PLA误动作的主 要原因。为了避免上述那样的现象，考虑如下的方法增大积项线104的 寄生电容、例如Pch晶体管105的漏极(或源极)电容，由此即使引 起电荷共享，积项线104仍继续保持高电平。但是，这意味着在读出 (放电)时必须放电的电容变大，会导致读出速度降低。另外，还考 虑附加起辅助作用的预充电晶体管，但这将造成电路面积的增大，所 以并非是优选的。另一方面，还考虑与预充电期间的结束相比使地址 的转变(输入信号的电平转变)足够早地结束，能够充分地进行所需 的预充电的方法，但该方法将对地址的建立时间带来负担，无法避免 会导致运算等中使用的时间的浪费。因此，在本发明的第二实施方式中，提供用于解决上述问题的 PLA。图2示出本实施方式的PLA的结构。本实施方式的PLA中， 在积项线104的长度方向的中间位置，设置图1的PLA中的输入平 面IO的预充电电路(Pch晶体管105)。对于除此以外的方面，由于 与第一实施方式相同，所以省略其说明。这样，通过在积项线104的中间位置设置预充电电路，能缩短针 对积项线104的长度所需的预充电时间，并且能提供均等的预充电电位电平。由此，可减轻预充电的产生。另外，对于输出平面20中的预充电电路(Pch晶体管205 ),也 可以设在输出平面20中的数据线203的长度方向的中间位置。 (第三实施方式)图3示出本发明的第三实施方式的PLA的结构。本实施方式的 PLA中，将图1的PLA中的输入緩冲器102置换为緩冲器电路102A, 用成对的线来构成数据线103。对于除此以外的方面，与第一实施方 式相同，所以省略其"^兌明。緩沖器电路102A生成输入到输入端子101中的一个信号的翻转 以及非翻转，向相邻的一对数据线103的施加差动信号。由此，在緩 沖器电路102中，信号传播时从相邻的输入緩冲器(此处为倒相器) 产生的磁力线的发生方向变逆，无用的辐射被减轻。 (第四实施方式)图4示出本发明的第四实施方式的PLA中的数据线的布线剖面。 在图4中，41为N层布线，42为N+1层布线，43为层间绝缘膜。 此处，N为自然数，N层以及N十1层都为金属布线层。金属布线层 的周边由层间绝缘膜43包围。数据线可以是输入平面以及输出平面 上的任意一个。根据本实施方式，通过由上下不同的层构成相邻的数据线，来降 低布线间的电容，并且减轻所产生的磁力线重叠。 (第五实施方式)图5示出本发明的第五实施方式的PLA中的数据线的布线剖面。 在图5中，51为扩散层布线，52为金属布线，53为层间绝缘膜，54为硅基板。数据线可以是输入平面和输出平面上的任意一个。根据本实施方式，通过上下不同的层且扩散层来构成相邻的信号布线，可降低布线间的电容，并且由于布线电阻不同从而直到传播到输出緩冲器的时间存在差异，能够抑制相邻的输出緩冲器中产生的磁力线的重叠。(第六实施方式)图6示出本发明的第六实施方式的PLA中的事件驱动接口部分 的结构。本实施方式的PLA在输出平面10的信号输入部分具有事件 产生存储电路31和事件驱动接口 32。事件产生存储电路31存储根据如图7的真值表所示那样提供的 信号IN而转变的状态，并且在存储内容发生变化时，产生与时钟CLK 同步的事件EV。另外，对于事件驱动电路，例如，日本特愿2004-229842中公开有具体例子。在来自事件产生存储电路31的事件EV被激活时，事件驱动接 口 32评价事件产生存储电路31的存储内容，向输入平面10中的数 据线103给予评价结果。另外，事件驱动接口 32能够根据事件EV 来选择多个电源电压。参照图8的时序图来说明事件驱动接口 32的动作。对应于信号 CLK和信号Data的变化边沿，使事件EV激活(高活性)。此处，信 号Data进行上升沿变化时，节点Al被激活(低活性)而连接上电源 电压VDDH。另一方面，在信号Data进行下降沿变化时，节点A2 被激活(低活性)而连接上电源电压(VDDL)。另外，取为 VDDH〉VDDL的关系。在从事件EV的翻转信号的下降沿到使事件EV延迟的信号的上 升沿的期间进行预充电，在使事件EV延迟的信号的高电平期间进行 评价。此处，事件驱动接口 32用动态逻辑构成，所以在事件产生存 储电路31的输出信号Data从低电平转变到高电平的情况下，作为评 价晶体管的Nch晶体管321变为导通状态，向下一级以后传播逻辑。在该动作中，仅在预充电时连接2种电源电压中较高的电源电压 VDDH,在评价期间以后切换到较低的电源电压VDDL。相反，在信 号Data从高电平转变到低电平的情况下，传播保持预充电状态的逻 辑。在该动作中，识别预充电电平，预先设置为下一级的倒相器不翻 转的阈值电压以上的较低的电压电源VDDL。返回图6，说明事件驱动接口 32的电路结构。在事件驱动接口 32中，对事件EV和信号Data的翻转信号进行NAND连接，输入到将较低的电源电压VDDL设为源极的、作为电压提供电路的Pch晶体 管322的栅极。另 一方面，对事件EV和信号Data进行NAND连接， 输入到将较高的电源电压VDDH设为源极的作为电压提供电路的Pch 晶体管323的栅极。由此，根据信号Data的电平转变的方向来选择 预充电时的电源电压。另外，由作为预充电电路的Pch晶体管326生 成预充电脉冲，该预充电电路用于接收由倒相器3 24对事件E V和信 号Data提供NAND逻辑、并通过緩冲器电路325来延迟而得到的信 号。另外，对于用于防止动态节点的数据误翻转的保持电路327的电 源电压，也根据事件EV来选择性地提供VDDH和VDDL。如上所述，根据本实施方式，通过事件驱动接口，电路的激活率 降低，另外，将2个电源电压选择性地设为源极电源，将进行脉冲预 充电的事件驱动接口设为PLA的接口緩沖器，从而降低稳定电流。 例如，在设VDDH-1.2V、 VDDL-0.9V时，通过功率P = fc.V2来 提供，所以相比于将f、 c设为恒定，能削减大约40%左右的功率。另外，也可以将上述事件驱动接口设在输出平面之前，以代替图 1等中示出的接口緩沖器30。 (第七实施方式)图9示出本发明的第七实施方式的PLA的结构。本实施方式的 PLA中，根据从多个事件产生存储电路31产生的事件EV，使事件驱 动接口 32动作。与多个输入平面10分别对应的事件产生存储电路31、接收通过 其对应的输入平面10中的积项线104所施加(提供)的信号，在其 中的任一个变化时，产生事件EV。然后，对来自各事件产生存储电 路31的事件EV提供OR逻辑，提供给事件驱动接口 32。另外，向 事件驱动接口 32提供作为各事件产生存储电路31的存储内容的信号 Data。如上所述，根据本实施方式，将输入平面IO分为多个，在输入 信号变化时根据其转变方向来选择性地提供电源电压，从而能够有效 地削减无用的稳定电流，进而能够减少引起无用辐射的部位。(PLA模块生成器的实施方式)图IO示出本发明的PLA模块生成器的结构。本发明的PLA模块 生成器具备文件读入部100、真值表分类部200、基底布局生成部300、 输入平面编程部400、以及输出平面编程部500。本实施方式的PLA模块生成器的动作如下所述。首先，文件读 入部IOO读入根据真值表所写入的逻辑记述文件150。真值表分类部 200进行所读入的真值表的分类。详细内容将在后面说明。基底布局 113根据所读入的逻辑记述文件112来生成基底布局。另外，根据逻 辑记述文件112,输入平面编程部114进行输入平面上的阵列晶体管 的配置。接下来，输出平面编程部115进行输出平面上的阵列晶体管 的配置。通过以上处理流程来生成PLA。接下来，参照图11来说明由真值表分类部200对真值表进行分 类的概要。图11的左半部分为分类前的真值表以及基于该真值表的 情况的PLA平面结构。图11的右半部分为分类后的真值表以及实际 布局的PLA平面结构。首先，从逻辑替换前的真值表150 (图11的左)针对每列检测编 程晶体管和非编程晶体管部分的构成比率，使编程部分的比率高的列 和比率少的列相邻而成对，针对每列进行替换。在图11的示例中， 替换输出平面20中的数据线f2、 f3，取得图11的右边的真值表150。如上所述，根据本实施方式的PLA模块生成器通过针对每列进 行替换以使编程部分的比率多的列和比率少的列相邻，从而适当降低 相邻的列彼此同时接通的概率，在相邻彼此的列中产生的向同 一方向 的电流变化减少。即磁力线的重叠减少，所以可防止无用辐射的扩大。 另外，由于在模块生成器中设置真值表分类部200，因而不会在布局 设计之后产生重新配置的返工。产业上的可利用性本发明的可编程逻辑阵列及可编程逻辑阵列模块生成器具有高 速性和低EMI特性(低功耗性)，所以可用作高时钟频率的微处理器 的控制电路等。
权利要求
1.一种可编程逻辑阵列，包括输入平面，其具有多条数据线和电压电平根据对上述多条数据线的信号输入而变化的多条积项线；以及输出平面，其具有电压电平根据上述输入平面上的多条积项线的电压电平变化而变化的多条积项线和输出与该多条积项线的电压电平对应的信号的多条数据线，上述可编程逻辑阵列的特征在于，在上述输入平面和上述输出平面的至少一方上的上述多条数据线的至少一条的两端上具备数据端子。
2. 根据权利要求1所述的可编程逻辑阵列，其特征在于， 上述输入平面具有进行上述输入平面上的上述多条积项线的预充电的预充电电^^,上述预充电电路设在上述多条积项线的长度方向的中间位置上。
3. 根据权利要求1所述的可编程逻辑阵列，其特征在于，上述输出平面具有进行上述输出平面上的上述多条数据线的预 充电的预充电电^^，上述预充电电路设在上述多条数据线的长度方向的中间位置上。
4. 根据权利要求1所述的可编程逻辑阵列，其特征在于， 上述输入平面具备针对上述输入平面上的上述多条数据线的至少一条，生成输入该数据线的信号的翻转和非翻转的緩冲器电路， 上述数据线为传输上述生成的翻转信号和非翻转信号的对线。
5. 根据权利要求1所述的可编程逻辑阵列，其特征在于， 上述输入平面和输出平面的至少一方上的上述多条数据线分別设在与相邻的数据线不同的布线层上。
6. 根据权利要求5所述的可编程逻辑阵列，其特征在于， 上述多条数据线的至少一条为扩散层布线。
7. 根据权利要求1所述的可编程逻辑阵列，其特征在于，包括事件产生存储电路，其存储根据所提供的信号来转变的状 态，并且在存储内容发生变化时产生事件；以及事件驱动接口，其在从上述事件产生存储电路接收到事件时，评 价上述事件产生存储电路的存储内容而输出评价结果，其中，上述事件产生存储电路接收输入上述输入平面的信号，上述事件驱动接口向上述输入平面上的上述多条数据线提供上 述评价结果。
8. 根据权利要求1所述的可编程逻辑阵列，其特征在于， 包括事件产生存储电路，其存储根据所提供的信号来转变的状态，并且在存储内容变化时产生事件；以及事件驱动接口，其在从上述事件产生存储电路接收到事件时，评 价上述事件产生存储电路的存储内容而输出评价结果，线所输出的信号， ' ' 、' 、'' ；上述事件驱动接口向上述输出平面上的上述多条积项线提供上 述评价结果。
9. 根据权利要求8所述的可编程逻辑阵列，其特征在于， 包括多个上述输入平面和事件产生存储电路，上述多个事件产生存储电路分别接收从上述多个输入平面上的 上述多条积项线分另ij输出的信号，上述事件驱动接口在从上述多个事件产生存储电路的任一个接 收到事件时，评价上述多个事件产生存储电路的存储内容而向上述输 出平面上的上述多条积项线提供评价结果。
10. 根据权利要求7或8所述的可编程逻辑阵列，其特征在于， 上述事件驱动接口包括预充电电路，其根据使上述事件延迟的信号，以所提供的电压对 该事件驱动接口的预定节点进行预充电；第一电压提供电路，其在所述事件输出存储电路的存储内容从第 一值变化为第二值时所产生的事件处于活性状态时，向上述预充电电路提供第一电压；以及第二电压提供电路，其在上述事件输出存储电路的存储内容从第 二值变化为第一值时产生的事件处于活性状态时，向上述预充电电路 提供低于上述第一电压的第二电压。
11. 根据权利要求1所述的可编程逻辑阵列，其特征在于， 构成该可编程逻辑阵列的MOS器件形成在SOI晶片上。
12. —种可编程逻辑阵列模块生成器，其特征在于， 包括文件读入部，其读入可编程逻辑阵列的逻辑记述文件； 真值表分类部，其针对通过上述逻辑记述文件记述的可编程逻辑阵列的输入平面和输出平面的至少 一方上的多条数据线，进行数据线的替换，以使形成有相对较多的晶体管的数据线和形成有相对较少的晶体管的数据线相邻；基底布局生成部，其根据上述数据线替换后的逻辑记述文件来生成基底布局；输入平面编程部，其根据上述数据线替换后的逻辑记述文件来进 行输入平面的阵列配置；以及输出平面编程部，其根据上述数据线替换后的逻辑记述文件来进 行输出平面的阵列配置。
全文摘要
PLA包括输入平面(10)，其具有多条数据线(103)、和电压电平根据对该多条数据线的信号输入来变化的多条积项线(104)；以及输出平面(20)，其具有电压电平根据输入平面上的多条积项线的电压电平变化来进行变化的多条积项线(204)、和输出与该多条积项线的电压电平对应的信号的多条数据线(203)。此处，在输入平面和输出平面的至少一方上的多条数据线的至少一条的两端上具备数据端子(101)。
文档编号H03K19/173GK101233688SQ200680028290
公开日2008年7月30日 申请日期2006年8月1日 优先权日2005年8月1日
发明者桂昭仁 申请人:松下电器产业株式会社