专利名称：：具有分级结构的译码电路的利记博彩app
技术领域：
：本发明涉及一种译码电路，尤其涉及一种具有分级结构的COMS译码电路。
背景技术：
：译码电路被广泛使用在工业制造和人们的日常生活中。其功能是将二进制代码译成对应的输出信号或另一形式的代码。对于存储器或其他类型的控制电路，常见的译码电路有N-2W型译码电路，其输入端为N个，输出端为2"个，即对于输入的N个二进制代码，输出为2N个信号且输出的2"信号中只有一个对应有效电平信号(l或0),其他输出信号均无效，所需MOS管2^+2W个。现以传统的2-4型译码电路为例进行说明。如图1所示，传统的2-4型译码电路主要由四个与非门和两个非门組成。输入为二进制代码Al和A0，输出为电平信号Y3、Y2、Yl和Y0。传统地，每一与非门需由两个PMOS管和两个NMOS管构成，连接方式如图2所示。该与非门的一输入端A与第二PMOS管P2的栅极和第一NMOS管Nl的栅极相连，另一输入端B与第一PMOS管Pl的栅极和第二NMOS管N2的栅极相连。输出端Y与第二NMOS管N2和第一PM0S管P1的漏极相连。在这种连接情况下，只有当输入端A、B同时为0时，输出端Y=0,输出有效电平信号。输出端的逻辑表达式为F=2+5。该译码电路的功能表如表1所示。表1:<table>tableseeoriginaldocumentpage4</column></row><table>这样，包括两个非门在内，构成这样的2-4型译码电路，需要20个MOS管，其中PMOS管、NMOS管各10个。但是，对于大型译码电路，迫切需要管子数量更少的电路构造来缩小译码电路的面积以适应电子技术发展的需要。
发明内容本发明旨在提供一种能够实现传统译码电路所有功能但利用更少元件构造的译码电路。根据本发明的译码电路由若干译码单元对组成，所述译码单元对包括第一译码单元和第二译码单元，其中第一译码单元由两个PMOS管和一个NMOS管构成，第二译码单元由两个PMOS管和两个NMOS管构成，且第一译码单元的NMOS管的源极连接到第二译码单元4矣地一端的NOMS管的漏极。对于该译码电路各输出信号到电源的通路完全不变，而各输出信号到地的通路即下拉通路采用分级选通的形式代替现有技术中相互独立的电路。当本发明的译码电路的输入端为N个时，MOS管的数量为2W+2-2W-'+4个。本发明的具有分级结构的译码电路能够完全实现传统译码电路的逻辑功能，同时减少了MOS管的数量并且不会增加任何额外的损耗和性能的损失。对于扩展后大型译码电路来说，其通过减少MOS管的数量能够节约成本。综上所述，充分显示出本发明的具有分级结构的译码电路具有产业的利用价值，并且是目前市面上前所未见的创新型新发明。图1为传统的2-4型译码电路原理图。图2为图1所示译码电路中每一与非门的电路结构图。图3为本发明的2-4型译码电路的结构图。具体实施例方式下面，以2-4型译码电路为例进行说明。图3所示为本发明的2-4型译码电路的构成图。其中，输入为A1和A0，输出为Y3、Y2、Y1和Y0。与传统的2-4型译码电路相比，该具有分级结构的译码电路的第四与非门中的第三NOMS管N3的源极与第三与非门的第一NMOS管Nl的漏极相连，这样第三与非门F3和第四与非门共用第一NOMS管Nl。即该第一NMOS管Nl既与第二NMOS管N2构成第三与非门的下拉通路，又与第三NMOS管N3构成第四与非门的下拉通路。同样地，第四NMOS管N4既与第五NMOS管N5构成第一与非门的下拉通路，又与第六NMOS管构成第二与非门的下拉通路。该2-4型译码电路的功能表如表2所示，其中MOS管打开用N"表示，截止用V，表示。表2:<table>tableseeoriginaldocumentpage6</column></row><table>当输入Al-0，A0=0时(下面用A〈l:O二2，b00表示)，先由高位信号Al将第四NMOS管N4打开，再由低位信号A0将第二NMOS管N2和第五NMOS管N5打开。对于输出Y3而言，第三PMOS管P3、第四PMOS管P4处于打开状态，输出Y3与电源之间形成一上拉通路；而第三NMOS管N3、第一NMOS管Nl处于截止状态，故输出高电平信号Y3-1。对于输出Y2而言，第一PMOS管Pl打开，第二PMOS管P2截止，输出Y2与电源之间无上拉通路形成；第二NMOS管N2打开，第一NMOS管Nl截止，输出Y2与地之间也无下拉通路形成，故输出Y2悬空，Y2=l。对于输出Y1而言，第七PMOS管P7截止，第八PMOS管P8打开，输出Yl与电源之间无上拉通路形成；第六NMOS管N6截止，第四NMOS管N4打开，输出Yl与地之间也无下拉通路形成，输出Yl悬空，Yl=l。对于输出Y0而言，第五PMOS管P5、第六PMOS管P6截止，输出Y0与电源之间无上拉通路形成；第五NMOS管N5、第四NMOS管N4打开，输出Y0与地之间形成一下拉通路，故输出低电平信号YO-O。即，当输入A<l:0>=2，b00时，仅输出Y0输出有效信号。当A<l:0>=2，b01时，先由高位信号Al将第四NMOS管N4打开，再由低位信号AO将第三NMOS管N3和第六NMOS管N6打开。对于输出Y3而言，第三PMOS管P3打开，第四PMOS管P4截止，输出Y3与电源之间无上拉通路形成；第三NMOS管N3打开，第一NMOS管N1截止，输出Y3与地之间也无下拉通路^成，故Y3悬空，Y3=l。对于输出Y2而言，第一PMOS管Pl、第二PMOS管P2处于打开状态，输出Y2与电源之间形成一上拉通路；而第二NMOS管N2、第一NMOS管Nl处于截止状态，输出Y2与地之间无下拉通路形成，故输出Y2=l。对于输出Y1而言，第七PMOS管P7、第八PMOS管P8处于截止状态，输出Yl与电源之间无上拉通路形成；第六NMOS管N6、第四NMOS管N4处于打开状态，输出Yl与地之间形成一下拉通路，故输出Y1=0。对于输出Y0而言，第五PMOS管P5截止，第六PMOS管P6打开，输出Y0与电源之间无上拉通路形成；第五NMOS管N5截止，第四NMOS管N4打开，输出YO与地之间也无下拉通路形成，故Y0悬空，Y0-1。即，当输入A<l:0>=2，b01时，仅输出Yl输出有效信号。当A<l:0>=2，bl0时，先由高位信号Al将第一NMOS管Nl打开，再由低位信号AO将第二NMOS管N2和第五NMOS管N5打开。对于输出Y3而言，第三PMOS管P3截止，第四PMOS管P4打开，输出Y3与电源之间无上拉通路形成；第三NMOS管N3截止，第一NMOS管Nl打开，输出Y3与地之间也无下拉通路形成，故Y3悬空，Y3=l。对于输出Y2而言，第一PMOS管Pl、第二PMOS管P2处于截止状态，输出Y2与电源之间无上拉通路形成；而第二NMOS管N2、第一NMOS管Nl处于打开状态，输出Y2与地之间形成一下拉通路，故输出Y2=0。对于输出Y1而言，第七PMOS管P7、第八PMOS管P8处于打开状态，输出Yl与电源之间形成一上拉通路；第六NMOS管N6、第四NMOS管N4处于截止状态，输出Yl与地之间无下拉通路形成，故输出Yl=l。对于输出Y0而言，第五PMOS管P5打开，第六PMOS管P6截止，输出YO与电源之间无上拉通路形成；第五NMOS管N5打开，第四NMOS管N4截止，输出YO与地之间也无下拉通路形成，故Y0悬空，Y0=1。即，当输入A<l:0>=2，bl0时，仅输出Y2输出有效信号。当A<l:0>=2，bll时，先由高位地址信号Al将第一NMOS管Nl打开，再由低位地址信号AO将第三NMOS管N3和第六NMOS管N6打开。对于输出Y3而言，第三PMOS管P3、第四PMOS管P4处于截止状态，输出Y3与电源之间无上拉通路形成；而第三NMOS管N3、第一NMOS管Nl处于打开状态，输出Y3与地之间形成一个下拉通路，所以Y3输出有效信号，Y3=0。对于输出Y2而言，第一PMOS管Pl截止，第二PMOS管P2打开，输出Y2与电源之间无上拉通路形成；第二NMOS管N2截止，第一NMOS管Nl打开，输出Y2与地之间也无下拉通路形成，故输出Y2悬空，Y2=l。对于输出Y1而言，第七PMOS管P7打开，第八PMOS管P8截止，输出Y1与电源之间无上拉通路形成；第六NMOS管N6打开，第四NMOS管N4截止，输出Yl与地之间也无下拉通路形成，输出Yl悬空，Yl=l。对于输出Y0而言，第五PMOS管P5、第六PMOS管P6打开，输出Y0与电源之间形成一上4立通路；第五NMOS管N5、第四NMOS管N4截止，输出YO与地之间无下拉通路形成，故Y0-1。即，当输入A〈l:l〉-2，b11时，仅输出Y3输出有效信号。这样，仅利用18个MOS管便实现了传统2-4型译码电路的译码功能。此电路结构使电路中存在唯一通路，其静态功耗为零，并且在不改变第一NMOS管Nl和第四NMOS管N4参数的情况下保证电路通路功耗与现有技术的结构相同而不会增加任何额外的损耗和性能上的损失。对于本领域普通技术人员来说，将会容易明白在不脱离本发明的宗旨和范围的情况下能够对本发明进行各种修改和改变。例如，本发明的译码电路可以扩展到任意N-2"电路。因此，本发明旨在覆盖落入权利要求范围及其等价范围内的对本发明的修改和变化。权利要求1.一种具有分级结构的译码电路，由若干采用分级选通形式的译码单元对组成，所述译码单元对包括第一译码单元和第二译码单元，其特征在于，第一译码单元由两个PMOS管和一个NMOS管构成，第二译码单元由两个PMOS管和两个NMOS管构成，且第一译码单元的NMOS管的源极连接到第二译码单元接地一端的NOMS管的漏极。2、如权利要求1所述的译码电路，其特征在于，当输入端为N个时，MOS管的数量为2N+2-2N-1+2N个。全文摘要本发明公开一种具有分级结构的译码电路，由若干采用分级选通形式的译码单元对组成，所述译码单元对包括第一译码单元和第二译码单元，其特征在于，第一译码单元由两个PMOS管和一个NMOS管构成，第二译码单元由两个PMOS管和两个NMOS管构成，且第一译码单元的NMOS管的源极连接到第二译码单元接地一端的NOMS管的漏极。本发明的具有分级结构的译码电路能够完全实现了传统译码电路的逻辑功能，同时减少了MOS管的数量并且不会增加任何额外的损耗和性能的损失。文档编号H03K19/0948GK101207381SQ20061014757公开日2008年6月25日申请日期2006年12月20日优先权日2006年12月20日发明者刘新东,嘉韩申请人:上海贝岭股份有限公司