专利名称：可调节延迟单元以及包括该可调节延迟单元的延迟线的利记博彩app
技术领域：
本发明涉及延迟电路，特别涉及具有可调节延迟步长的延迟线电路和用于该延迟线电路的延迟单元。
背景技术：
延迟线是一种用来将例如时钟信号的信号的发送延迟期望时间量的电路，并且典型是通过串联连接多个延迟单元而构成的。在诸如双数据速率(DDR)随机存取存储器(RAM)的高数据速率器件中，通常对所提供的延迟的精度严格控制，以确保适当的电路操作。通常，DDR RAM的操作速度越高，每个延迟单元的延迟步长或步长大小就必须越小。这样，在包括在所述延迟线中的延迟单元的数量较大的情况下，提供相应较大的控制所述延迟单元的信号的位数。因此，对于这样的应用，通常必须更精确地调节延迟线的延迟步长。
发明内容
本发明的某些实施例提供了包括可调节延迟单元的延迟线，该可调节延迟单元响应于控制信号，而调节通过该可调节延迟单元而发送对该可调节延迟单元的输入信号的速度。多个设置(set)延迟单元与该可调节延迟单元串联耦接，所述设置延迟单元将通过所述设置延迟单元的、对相应的设置延迟单元的输入信号的发送延迟不响应于该控制信号而变化的量。还提供了具有可调节的延迟时间的延迟单元。
在其它实施例中，该可调节延迟单元是所述延迟线的第一延迟单元，并且，将该可调节延迟单元的输出作为下一个输入信号而提供到所述多个设置延迟单元中的第一个。所述多个设置延迟单元将从该可调节延迟单元接收的下一个输入信号延迟预定的时间长度，并输出延迟后的信号。
在其它实施例中，该可调节延迟单元包括缓冲器，用于响应于该控制信号而调节发送对该可调节延迟单元的输入信号的速度；以及多路复用器。所述多路复用器响应于选择信号，而选择并输出该缓冲器的输出、或第二输入信号。该缓冲器可包括第一反相器，用于将对该可调节延迟单元的输入信号反相；驱动器；以及第二反相器。当被控制信号激活时，该驱动器接收对所述可调节延迟单元的输入信号，并输出具有与从第一反相器输出的反相信号的值相同的值的信号。第二反相器具有耦接到该驱动器的输出信号和从第一反相器输出的信号的输入，并将第二反相器的输入信号反相。以比当该驱动器被控制信号激活时大的速率生成第二反相器的输出信号。该控制信号可包括多个位，并且，该缓冲器可包括连接到该控制信号的多个位中相应的位的多个驱动器。
在其它实施例中，该驱动器包括第三反相器和开关。第三反相器接收对该可调节延迟单元的输入信号，并输出具有与从第一反相器输出的信号的值相同的值的信号。该开关响应于该控制信号而激活第三反相器，以激活该驱动器。当该驱动器未被激活时，通过该可调节延迟单元而发送对该可调节延迟单元的输入信号所需的时间长度比当该驱动器被激活时大。该开关可包括PMOS晶体管，其具有耦接到该控制信号的控制栅极；以及NMOS晶体管，其具有耦接到该控制信号的反相信号的控制栅极。
在其它实施例中，该控制信号包括多个位，并且，该缓冲器包括连接到该控制信号的多个位中的相应的位的多个驱动器。所述多个驱动器中的每个响应于该控制信号的多个位中的其相应的位，而将对该可调节延迟单元的输入信号反相，并输出反相的信号。该缓冲器还可包括第一反相器，其将对所述可调节延迟单元的输入信号反相，并将反相的信号输出到反相输出节点；以及第二反相器，其将该反相输出节点上的信号反相。所述多个驱动器中的每个可包括在第一供电电压源和该反相输出节点之间串联连接的第一晶体管和第二晶体管、以及在该反相输出节点和第二供电电压源之间串联连接的第三晶体管和第四晶体管。第一和第四晶体管可响应于对该可调节延迟单元的输入信号而被激活，并且，第二和第三晶体管可响应于该控制信号的多个位中的每个驱动器相应的位而被激活。第二供电电压可为接地基准。
在其它实施例中，该可调节延迟单元包括缓冲器，其缓存对所述可调节延迟单元的输入信号；以及多路复用器。该多路复用器响应于选择信号，而选择并输出该缓冲器的输出、或第二输入信号。该多路复用器还响应于该控制信号，而调节发送对该可调节延迟单元的输入信号的速度。
在其它实施例中，提供了延迟单元，其包括缓冲器和多路复用器。该缓冲器响应于控制信号，而调节通过该延迟单元而发送该延迟单元的输入信号所需的时间长度。该多路复用器响应于选择信号，而选择并输出该缓冲器的输出、或第二输入信号。在延迟单元的某些实施例中的缓冲器，该延迟单元可为先前参照本发明的延迟线的实施例而描述的可调节延迟单元。
通过结合附图详细描述本发明的示范实施例，本发明的上述和其它方面以及优点将会变得更加清楚，附图中图1是传统的延迟线的框图；图2是图1中图解的延迟单元的电路图；图3是根据本发明的某些实施例的延迟单元的电路图；图4A是根据本发明的某些实施例的图3中图解的缓冲器的详细电路图；图4B是根据本发明的其它实施例的图3中图解的缓冲器的详细电路图；图5是根据本发明的某些实施例的延迟线的框图；图6是图解传统的延迟线的操作的时序图；图7是图解根据本发明的某些实施例的、当将1位信号输入到ST端时的延迟线的输出的时序图；以及图8是图解根据本发明的某些实施例的、当将2位信号输入到ST端时的延迟线的输出的时序图。
具体实施例方式
下文中，将参照示出了本发明的实施例的附图而更完整地描述本发明。然而，本发明可以多种不同的形式而实施，且不应被理解为受到这里所述实施例的限制。相反，提供这些实施例使得此公开将完整和完全，并将向本领域的技术人员完全传达本发明的范围。在附图中，为了清楚起见，层和区域的大小及相对大小可能被夸大了。
将理解，当某个元件或层被称作是“在...之上(On)”、“连接到”或“耦接到”其它的元件或层上时，它可以是直接在...之上、直接连接或耦接到所述其它元件或层上，或者是可以存在中间元件或层。相反，当某个元件或层被称作“直接在...之上”、“直接连接到”或“直接耦接到”其它元件或层上时，则表明不存在中间元件或层。在整个附图中相同的数字表示相同的元件。如这里所使用的，术语“和/或”包括所关联的列出项的一个或多个中的任何一个和所有的组合。
应当理解，虽然术语“第一”、“第二”等在这里可以被用于描述各种元件、组件、区域、层和/或部件，但是，这些术语并不对这些元件、组件、区域、层和/或部件构成限制。这些术语仅被用于使一个元件、组件、区域、层或部件与另外的区域，层或部件等相区别。因此，在下面讨论的第一元件、组件、区域、层或部件也可以被称作第二元件、组件、区域、层或部件，而不会背离本发明的教导。
诸如“在...之下”、“低于”、“较低”、“高于”和“上面”等的空间相关术语在这里可被用于容易地描述在附图中示出的一个元件或特征与其它的元件或特征之间的关系。将理解，除了在附图中描绘的定位以外，所述空间相关术语试图包括在使用和工作中的器件的不同定位。例如，如果附图中的器件被翻转，那么，被描述为“低于”其它元件或特征或“在其它元件或特征之下”的元件将被定位在“高于所述其它元件或特征”。因此，示范的术语“低于”可涵盖“高于”和“低于”的定位两者。所述设备可以被相反定位(旋转90度或处于其它定位)，并相应地解释在这里使用的空间相关描述符。
这里使用的术语仅仅是为了描述特定实施例的目的，而并不试图限制本发明。如在这里使用的，单数形式“一”、“一个”和“该”试图也包括复数形式，除非上下文明确地相反指明。还将理解，当在此说明书中使用时，术语“包含”和/或“包括”指定所描述的特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件或它们的组的存在或添加。
除非有相反的限定，在这里所使用的所有术语(包括技术和科学术语)都具有本发明所属技术领域的普通技术人员共同理解的相同意义。还将理解，例如在通用字典中定义的术语应当被解释为具有与在相关技术的上下文中的它们的意义相符的意义，并且，除非在这里明确限定，不对它们进行理想化和过度形式化的解释。
图1是传统的延迟线的框图。参看图1，图解的延迟线包括多个串联连接的延迟单元10，它们可具有相同的操作条件/特性。与所述延迟单元的数量相对应的具有N位的信号SEL[N-1:0]被用来控制所述延迟线。信号SEL[N-1:0]具有one-hot数据，换言之，信号的一位被设置为‘1’，而其它的位被设置为‘0’。当值0被输入到延迟单元的SEL端时，发生数据发送，而当值1被输入到延迟单元的SEL端时，发生数据返回，其中，以和发送数据时相反的方向输出数据。
图2是图1中图解的延迟单元10的内部电路图。延迟单元10包括缓冲器21和多路复用器22。延迟单元10还包括多个端IN、PS、RT和OT，通过所述端而提供和输出数据；以及控制端SEL，通过所述端而提供控制信号。
多路复用器22根据输入到SEL端的数据而发送或返回所输入的数据。当值0被输入到SEL端时，输入到IN端的数据被发送给PS端，并且，输入到RT端的数据被发送到OT端。当值1被输入到EL端时，输入到IN端的数据经由缓冲器21而被发送到OT端。此外，如果值0被输入到SEL端，那么，在延迟单元10中的步进延迟(step delay)是通过将从IN端到PS端的延迟T1与从RT端到OT端的延迟T3组合而计算出的T步长。如果值1被输入到SEL端，假设从PS端向OT端发送数据所需要的时间T2的长度等于延迟T3，那么，组合时间T2和延迟T1的长度，以获得T步长。因而，在图1中图解的传统的延迟线中，根据控制信号的值SEL[N-1:0]，在从T步长到T步长×N的延迟之后，从OT端输出输入到IN端的信号。
图3是根据本发明的某些实施例的延迟单元30的电路图。参看图3，延迟单元30包括缓冲器31和多路复用器32。延迟单元30还包括端IN、PS、RT和OT，通过所述端而提供和输出数据；方向选择端SEL，其控制数据发送的方向；以及控制端ST，其控制步进延迟。
延迟单元30中的步进延迟是根据输入到ST端的值而改变的。在1位信号被输入到ST端的某些实施例中，当值0被输入到ST端时，根据输入到SEL端的值，T步长是T1+T2或T1+T3。如果值1被输入到ST端，那么，根据输入到SEL端的值，T步长是T1+T2或T1+T3，并且，所述步进延迟是T步长×3/2。在此情况下，3/2可根据延迟单元30的元件的大小而变化，并且，元件的大小可以由期望的步进延迟而确定。
图4A是根据本发明的某些实施例的图3中图解的缓冲器31的详细电路图。为了说明的目的，图4A中图解的缓冲器31被示出为包括多个CMOS晶体管，但本发明并不限于使用这样的CMOS晶体管实现的情况。
图4A的实施例中的缓冲器31包括与包括第一反相器41和第二反相器45的缓冲器相结合的驱动器42。图解的驱动器42包括CMOS反相器44和CMOS晶体管43。CMOS晶体管43是开关单元，其将信号ST提供到PMOS晶体管431，并将信号ST的反相信号STB提供到NMOS晶体管432。
当施加输入数据IN时，图4A中图解的缓冲器31的操作与具有第一和第二反相器41和45的传统缓冲器的操作基本相同。CMOS晶体管43响应于信号ST而导通或截止，以使能或禁用驱动器42。第二反相器45的驱动速度取决于驱动器42是否工作而改变。即，当信号ST具有值0时，CMOS晶体管43导通，以使能驱动器42，由此，通过第一反相器41和驱动器42而驱动第二反相器45。然而，如果信号ST具有值1，那么，CMOS晶体管43截止，以禁用驱动器42，由此，仅通过第一反相器41而驱动第二反相器45。当信号ST具有值1时，第二反相器45的驱动速度低于当信号ST具有值0时的该第二反相器45的驱动速度。因此，数据发送中的步进延迟是根据在每种情况下的驱动速度而变化的。可以通过调节构成第一反相器41和驱动器42的晶体管的大小来校准电路步进延迟。在本发明的某些实施例中，调节晶体管的大小，使得当信号ST具有值1时的步进延迟是当信号ST具有值0时的1.5倍(3/2)。
在输入到ST端的信号的位的数量(位数)大于1的实施例中，缓冲器31可包括并行添加到包括反相器41、45的传统缓冲器中的多个驱动器，如图4A中图解的驱动器42。
图4B是根据本发明的某些实施例的缓冲器310的详细电路图。参看图4B，缓冲器310包括与包括第一反相器41和第二反相器45的传统缓冲器相结合的多个第一到第n驱动器321到32n。
第一驱动器321包括在供电电压源VDD和反相输出节点331之间串联连接的PMOS晶体管P11和P21、以及在反相输出节点331和接地电压基准之间串联连接的NMOS晶体管N21和N11。第n驱动器32n包括在供电电压源VDD和反相输出节点331之间串联连接的PMOS晶体管P1n和P2n、以及在反相输出节点331和接地电压基准之间串联连接的NMOS晶体管N21和N1n。驱动器321到32n可被配置为基本上与图4A中图解的驱动器42相同，并且，因此，将省略对所述驱动器及它们的操作的描述。
所图解的实施例中的驱动器321到32n中的每一个响应于由多个位(n位，其中，n是等于或大于2的自然数)组成的信号ST的对应位而工作。例如，第一驱动器321响应于信号ST的最低有效位ST[1]和该最低有效位ST[1]的反相位STB[1]而导通或截止，并且，第n驱动器32n响应于信号ST的最高有效位ST[n]和该最高有效位ST[n]的反相位STB[n]而导通或截止。
如果信号ST的最低有效位ST[1]是0，则第一驱动器321的PMOS晶体管P21和NMOS晶体管N21导通，以使能第一驱动器321。如果信号ST的最低有效位ST[1]是1，则第一驱动器321的PMOS晶体管P21和NMOS晶体管N21截止，以禁用第一驱动器321。
如果信号ST的最高有效位ST[n]是0，则第n驱动器32n的PMOS晶体管P2n和NMOS晶体管N2n导通，以使能第n驱动器32n。如果信号ST的最高有效位ST[n]是1，则第n驱动器32n的PMOS晶体管P2n和NMOS晶体管N2n截止，以禁用第n驱动器32n。
如上所述，驱动器321到32n中的每个都可响应于多位信号ST(具有n位，其中，n是等于或大于2的自然数)的对应位而选择性地被使能或禁用。被使能的驱动器的数量越大，驱动速度就越高。因此，驱动速度是根据信号ST的位的组合而改变的，并且，在数据发送中的步进延迟是根据所选驱动速度而改变的。
表1示出了根据信号ST的位数的与输入值相关的步进延迟的例子。
如上所述，可通过将控制信号ST施加到缓冲器31，而控制图3的延迟单元30中的步进延迟。在某些实施例中，可通过将控制信号ST施加到取代缓冲器31的多路复用器32、或除了缓冲器31以外的多路复用器32，而控制步进延迟。
图5是根据本发明的某些实施例的延迟线的框图。参看图5，在所述延迟线中，图3中图解的延迟单元30被包括在所述延迟线的第一级中，而图2中图解的延迟单元10被包括在延迟单元30之后。与图1的传统延迟线相比，具有可控步进延迟的延迟单元30还被包括在图5的延迟线的第一级中，由此，允许对所述延迟线的延迟步长的控制。
图6到图8是比较传统延迟线与根据本发明某些实施例的延迟线的输出的时序图。图6图解了传统延迟线的输出。更具体地，图6图解了根据到SEL端的输入SEL
而将输入信号INPUT延迟到延迟线的结果。附图标号60、61和62分别表示其中值001、010和100被输入到SEL端的情况。参看图6，延迟单元响应于信号SEL而被依次激活，由此，将数据发送延迟T步长。
图7是图解根据本发明的某些实施例的、当将1位信号输入到ST端时的延迟线的输出的图。附图标号70、72和74分别表示ST＝0且值001被输入到SEL端的情况、ST＝0且值010被输入到SEL端的情况、以及ST＝0且值100被输入到SEL端的情况。附图标号71和73分别表示ST＝1且值001被输入到SEL端的情况、以及ST＝1且值010被输入到SEL端的情况。
参看图7，如表1所示，如果ST＝0，则步进延迟是T步长，并且，如果ST＝1，则步进延迟是T步长×3/2。因此，根据本发明的某些实施例，可以通过控制施加到延迟线的信号ST和信号SEL，来控制步进延迟。
图8是图解根据本发明的某些实施例的、当将2位信号输入到ST端时的延迟线的输出的时序图。附图标号80、84和88分别表示ST＝00且值001被输入到SEL端的情况、ST＝00且值010被输入到SEL端的情况、以及ST＝00且值100被输入到SEL端的情况。附图标号81和85分别表示ST＝01且值001被输入到SEL端的情况、以及ST＝01且值010被输入到SEL端的情况。附图标号82和86分别表示ST＝10且值001被输入到SEL端的情况、以及ST＝10且值010被输入到SEL端的情况。附图标号83和87分别表示ST＝11且值001被输入到SEL端的情况、以及ST＝11且值010被输入到SEL端的情况。
参看图8，如表1所示，如果ST＝00，则步进延迟是T步长，并且，如果ST＝01，则延迟步长是T步长×5/4，如果ST＝10，则步长是T步长×6/4，并且，如果ST＝11，则步进延迟是T步长×7/4。因此，根据本发明的某些实施里，可通过控制施加到延迟线的信号ST和信号SEL，而控制步进延迟。
根据本发明的某些实施例，响应于预定的控制信号而控制延迟单元中的步进延迟，并且，控制步进延迟的延迟单元被包括在延迟线中。在某些实施例中，这可以允许根据被施加了延迟线的装置的数据处理速度的延迟步长的减慢控制。
前面的描述仅说明了本发明，而不被视为对本发明的限制。虽然已经描述了本发明的几个示范实施例，但本领域的技术人员可以很容易地理解，在本质上不背离本发明的新颖的教导和优点的情况下，可对示范实施例作出很多修改。因而，所有的这些修改都试图被包括在于权利要求中定义的此发明的范围内。在权利要求中，装置加功能的项目试图覆盖这里所描述的用于执行所描述的功能、以及不仅是结构性等价而且还有等价结构。因此，应当理解，前面的描述仅说明了本发明，而并不被视为限于所披露的特定实施例，对所披露的实施例的修改、以及其它实施例都试图被包括在所附权利要求的范围内。本发明由所附权利要求、以及这里所包括的权利要求的等价物而限定。
相关申请的交叉引用此申请涉及并要求于2005年9月27日提交至韩国知识产权局的韩国专利申请第10-2005-0089944号的优先权，通过引用而将其全部公开和并于此。
权利要求
1.一种延迟线，包括可调节的延迟单元，其响应于控制信号，而调节通过该可调节延迟单元而发送对该可调节延迟单元的输入信号的速度；与该可调节延迟单元串联耦接的多个设置延迟单元，所述多个设置延迟单元将通过所述设置延迟单元的、对相应的设置延迟单元的输入信号的发送延迟不响应于该控制信号而变化的量。
2.如权利要求1所述的延迟线，其中，该可调节延迟单元包括该延迟线的第一延迟单元，并且，其中，将该可调节延迟单元的输出作为下一个输入信号而提供到所述多个设置延迟单元中的第一个，并且，其中，所述多个设置延迟单元将从该可调节延迟单元接收的下一个输入信号延迟预定的时间长度，并输出延迟后的信号
3.如权利要求1所述的延迟线，其中，所述可调节延迟单元包括缓冲器，其响应于该控制信号而调节发送对该可调节延迟单元的输入信号的速度；以及多路复用器，其响应于选择信号，而选择并输出该缓冲器的输出、或第二输入信号。
4.如权利要求3所述的延迟线，其中，所述缓冲器包括第一反相器，其将对该可调节延迟单元的输入信号反相；驱动器，当被控制信号激活时，该驱动器接收对所述可调节延迟单元的输入信号，并输出具有与从第一反相器输出的反相信号的值相同的值的信号；以及第二反相器，其具有耦接到该驱动器的输出信号和从第一反相器输出的信号的输入，并将第二反相器的输入信号反相，并且，其中，以比当该驱动器被控制信号激活时大的速率生成第二反相器的输出信号。
5.如权利要求4所述的延迟线，其中，所述驱动器包括第三反相器，其接收对该可调节延迟单元的输入信号，并输出具有与从第一反相器输出的信号的值相同的值的信号；以及开关，其响应于该控制信号而激活第三反相器，以激活该驱动器；其中，当该驱动器未被激活时，通过该可调节延迟单元而发送对该可调节延迟单元的输入信号所需的时间长度比当该驱动器被激活时大。
6.如权利要求5所述的延迟线，其中，所述开关包括PMOS晶体管，其具有耦接到该控制信号的控制栅极；以及NMOS晶体管，其具有耦接到该控制信号的反相信号的控制栅极。
7.如权利要求4所述的延迟线，其中，所述控制信号包括多个位，并且，其中，该缓冲器包括连接到该控制信号的多个位中相应的位的多个驱动器。
8.如权利要求3所述的延迟线，其中，该控制信号包括多个位，并且，其中，该缓冲器包括连接到该控制信号的多个位中的相应的位的多个驱动器，并且，其中，所述多个驱动器中的每个响应于该控制信号的位中的其相应的位，而将对该可调节延迟单元的输入信号反相，并输出反相的信号。
9.如权利要求8所述的延迟线，其中，所述缓冲器还包括第一反相器，其将对所述可调节延迟单元的输入信号反相，并将反相的信号输出到反相输出节点；以及第二反相器，其将该反相输出节点上的信号反相；其中，所述多个驱动器中的每个包括在第一供电电压源和该反相输出节点之间串联连接的第一晶体管和第二晶体管；以及在该反相输出节点和第二供电电压源之间串联连接的第三晶体管和第四晶体管；其中，第一和第四晶体管响应于对该可调节延迟单元的输入信号而被激活，并且，第二和第三晶体管响应于该控制信号的多个位中的每个驱动器相应的位而被激活。
10.如权利要求9所述的延迟线，其中，第二供电电压包括接地基准。
11.如权利要求1所述的延迟线，其中，所述可调节延迟单元包括缓冲器，其缓存对所述可调节延迟单元的输入信号；以及多路复用器，其响应于选择信号，而选择并输出该缓冲器的输出、或第二输入信号，并且，该多路复用器响应于该控制信号，而调节发送对该可调节延迟单元的输入信号的速度。
12.一种延迟单元，包括缓冲器，其响应于控制信号，而调节通过该延迟单元而发送该延迟单元的输入信号所需的时间长度；以及多路复用器，其响应于选择信号，而选择并输出该缓冲器的输出、或第二输入信号。
13.如权利要求12所述的延迟单元，其中，所述缓冲器包括第一反相器，其将所述延迟单元的输入信号反相，并输出反相的信号；驱动器，其响应于该控制信号，而将该延迟单元的输入信号反相，并输出反相的信号；以及第二反相器，其具有被耦接到第一反相器和该驱动器的输出的输入，并将对第二反相器的输入反相。
14.如权利要求13所述的延迟单元，其中，所述驱动器包括第三反相器，其将该延迟单元的输入信号反相，并输出反相的信号；以及开关，其响应于该控制信号而激活第三反相器；其中，当第三反相器未被激活时，通过该延迟单元而发送该延迟单元的输入信号所需的时间长度比当该第三反相器被激活时大。
15.如权利要求14所述的延迟单元，其中，所述开关包括PMOS晶体管，其具有耦接到该控制信号的控制栅极；以及NMOS晶体管，其具有耦接到该控制信号的反相信号的控制栅极。
16.如权利要求13所述的延迟单元，其中，所述控制信号包括多个位，并且，其中，该缓冲器包括连接到该控制信号的多个位中相应的位的多个驱动器。
17.如权利要求12所述的延迟单元，其中，该控制信号包括多个位，并且，其中，该缓冲器包括连接到该控制信号的多个位中的相应的位的多个驱动器，并且，其中，所述多个驱动器中的每个响应于该控制信号的位中的其相应的位，而将对该可调节延迟单元的输入信号反相，并输出反相的信号。
18.如权利要求17所述的延迟单元，其中，所述缓冲器还包括第一反相器，其将对所述可调节延迟单元的输入信号反相，并将反相的信号输出到反相输出节点；以及第二反相器，其将该反相输出节点上的信号反相；其中，所述多个驱动器中的每个包括在第一供电电压源和该反相输出节点之间串联连接的第一晶体管和第二晶体管；以及在该反相输出节点和第二供电电压源之间串联连接的第三晶体管和第四晶体管；其中，第一和第四晶体管响应于对该可调节延迟单元的输入信号而被激活，并且，第二和第三晶体管响应于该控制信号的多个位中的每个驱动器相应的位而被激活。
全文摘要
延迟线包括可调节延迟单元，其响应于控制信号，而调节通过该可调节延迟单元而发送对该可调节延迟单元的输入信号的速度。多个设置延迟单元与该可调节延迟单元串联耦接，所述多个设置延迟单元将通过所述设置延迟单元的、对相应的设置延迟单元的输入信号的发送延迟不响应于该控制信号而变化的量。还提供了具有可调节的延迟时间的延迟单元。
文档编号H03K5/14GK1941623SQ20061009384
公开日2007年4月4日 申请日期2006年6月20日 优先权日2005年9月27日
发明者蔡官烨 申请人:三星电子株式会社