专利名称：功率放大模块的利记博彩app
技术领域：
本发明涉及一种功率放大模块，特别涉及一种具有最佳化设计的功率放大器模块。
背景技术：
随着通信产业的蓬勃发展，内含异质接面双级晶体管(heterojunctionbipolar transistor，HBT)的功率放大器集成电路的应用范围相当广泛，尤其适合应用于行动电话内的高功率微波放大器。
事实上，为了更有效提升放大效率，多级放大器的设计也就成为设计者重视的课题。影响放大器优劣的因素主要有最大功率增益的大小以及线性度的好坏。最大功率增益就是整个多级放大器能产生的最大放大效果，线性度的好坏就是输入功率与输出功率之间的失真程度的对比。请参阅
图1，图1为放大器的线性度关系图，其中横轴表示输入功率与平均输入功率的比值，纵轴表示输出功率与平均输出功率的比值。曲线A表示放大器的理想功率曲线，曲线B表示实际功率曲线。当曲线A与曲线B的输出差距等于1dB时，此时可定义1dB输入功率点(input 1dB compression point)IP1dB的位置，而1dB输出功率点(output 1dB compression point)OP1dB则表示输入功率点IP1dB在实际功率曲线B的所对应输出功率点。所以从图1可以发觉，若输入功率点IP1dB越大，表示失真程度越小。
一般来说，功率放大器常用多个异质接面双极晶体管并联组成，但是异质接面双极晶体管功率放大器最常见且最严重的问题在于其会产生高热。功率放大器集成电路通常是运作于高电流，也就是高热能的环境下，而异质接面双级晶体管所产生的高热会升高接面的温度，以使接面的温度明显地高于放大器周围的温度。接面的高温会降低功率放大器的可靠度并进而限制功率放大器的功率放大率。此外，运作于高热能环境下的功率放大器也常会因热逃逸(thermal runaway)而烧毁。不仅如此，高热能的环境也会降低功率放大器的使用寿命(mean time to failure，MTTF)。所以如何利用最少的HBT同时兼顾线性失真影响的功率放大器是设计上的重要考量。
发明内容
因此，本发明的目的是提供一种可最佳化放大功率的功率放大模块以及相关方法，以解决上述问题。
本发明的申请专利范围是提供一种功率放大模块包含一输入端、一输出端以及二个功率放大器。该输入端是用来输入功率，该输出端是用来输出放大功率，该二个功率放大器是以级联的方式相连接，每个功率放大器包含至少一并联的异质接面双级晶体管，其中接近该输入端的功率放大器的异质接面双级晶体管的数目是小于接近该输出端的功率放大器的异质接面双级晶体管的数目。
本发明的另一申请专利范围是提供一种形成一功率放大模块的方法，该方法包含级联二个功率放大器，并将接近输入端的功率放大器的并联的异质接面双级晶体管(Heterojunction Bipolar Transistor，HBT)的数目形成为小于接近输出端的功率放大器的并联的异质接面双级晶体管的数目。
附图简述图1为放大器的线性度关系图。
图2为本发明功率放大模块的示意图。
图3为并联的异质接面双级晶体管所组成的功率放大器的示意图。
图4为以不同数量的异质接面双级晶体管并联组成的功率放大器所对应的功率增益、1dB输入功率点IP1dB以及1dB输出功率点OP1dB的关系图。
图5为图4的坐标图。
附图符号说明10 功率放大模块 12输入端14 输出端121、122 功率放大器22 异质接面双级晶体管18匹配电路A理想功率曲线 B 实际功率曲线具体实施方式
请参阅图2以及图3，图2为本发明功率放大模块10的示意图，图3为并联的异质接面双级晶体管22所组成的功率放大器的示意图。功率放大模块10包含一输入端12、一输出端14以及二个功率放大器121、122。输入端12是用来输入功率，输出端14是用来输出放大功率，二个功率放大器121、122是以级联的方式相连接，功率放大器121是连接于输入端12，功率放大器122是连接于输出端14。如图3所示，每个功率放大器121、122包含至少一并联的异质接面双级晶体管22，In表示功率放大器的输入功率端，而OUT表示功率放大器的输出功率端。二个功率放大器121、122之间可设置一匹配电路(matching circuit)18，用来匹配二个功率放大器121、122间的功率。
为了便于说明本发明的原理，请参阅图2、图3、图4以及图5，图4为以不同数量的异质接面双级晶体管22并联组成的功率放大器所对应的功率增益、1dB输入功率点IP1dB以及1dB输出功率点OP1dB的关系图，图5为图4的坐标图，其中每个异质接面双级晶体管22的偏压是为0.87V，且量测时的输入电阻以及输出电阻的电阻值为50欧姆。由图4和图5可以发觉，当异质接面双级晶体管22的并联个数越多，则功率放大器的功率增益越小，而1dB输入功率点IP1dB以及1dB输出功率点OP1dB越大，换言之，当异质接面双级晶体管22的并联个数越多，则每个功率放大器的放大效果越小，但线性度(改善失真程度)越好。特别是当异质接面双级晶体管22的并联个数达8个以上之后，1dB输出功率点OP1dB的增加趋于饱和。
除此之外，虽然图4以及图5的数据是在输入电阻以及输出电阻的电阻值为50欧姆的情形下所测量出来的，但是在输出电阻以及输入电阻的电阻值调整的情形下对不同数量的异质接面双级晶体管22并联组成的功率放大器进行测量，并联的异质接面双级晶体管22数量越多，对应的功率增益依然会越小，而1dB输入功率点IP1dB以及1dB输出功率点OP1dB则会越大，而且在达到一特定数量的异质接面双级晶体管22并联后，1dB输出功率点OP1dB也会趋于饱和。但为便于说明，以下实施例提及的相关数值，皆以图4、图5的条件所得出的数据为准。
请一并参阅图2、图4以及图5。假设现在要将输入功率为-5dBm的信号放大为dBm，也就是说，需要设计一个放大功率为25dBm的功率放大模块10。所以在设计放大增益25dB，可将功率放大模块10中安排二个功率放大器121、122，其中靠近输入端12的功率放大器121是由4个异质接面双级晶体管22并联组成，靠近输出端14的功率放大器122是由11个异质接面双级晶体管22并联组成。选择由这两种不同个数异质接面双级晶体管22组成的功率放大器121、122的原因在于，输入功率-5dBm小于功率放大器121的输入功率点IP1dB-121(亦即5.7dBm)，且经由功率放大器121放大的输出功率为10.235dBm，此值亦同时小于功率放大器121的输出功率点OP1dB-121(亦即18.239dBm)以及功率放大器122的输入功率点IP1dB-122(亦即11.6dBm)。这表示经过功率放大器121的输出功率仍未失真，且也未超过下一个功率放大器122的输入功率的限制。接下来，再经由功率放大器122输出的功率可达到19.802dBm，此输出功率值仍旧小于功率放大器122的输出功率点OP1dB-122(亦即20.168dBm)，表示经由功率放大器122的输出功率仍旧未失真。一般来说，在功率放大器121以及122之间会有部分功率耗损，所以设置匹配电路18的目的在于使功率放大器121的输出功率能匹配于功率放大器122的输入功率。
假设输入功率仍旧是-5dBm，但是把功率放大器121以及122的设置位置对调。可以发现到输入功率-5dBm小于功率放大器122的输入功率点IP1dB-122(亦即11.6dBm)，且经由功率放大器122放大的输出功率为4.567dBm，此值亦同时小于功率放大器122的输出功率点OP1dB-122(亦即20.168dBm)以及功率放大器121的输入功率点IP1dB-121(亦即5.7dBm)。这表示经过功率放大器122的输出功率仍未失真，且也未超过下一个功率放大器121的输入功率的限制。接下来，再经由功率放大器121输出的功率可达到19.802dBm，此输出功率值却大于功率放大器121的输出功率点OP1dB-121(亦即18.239dBm)，表示经由功率放大器121的输出功率已经失真。所以将并联异质接面双级晶体管22个数较多的功率放大器122配置在靠近输入端的功率放大模块，输出功率出现失真的机会也越大。这样的失真输出功率也就不是设计者所乐见的。
当然，在选取功率放大器121、122内的异质接面双级晶体管22的并联数目并不一定局限于上述的组合，也可以选取功率放大器121由5个异质接面双级晶体管22并联组成，而功率放大器122由10个异质接面双级晶体管22并联组成。但是在靠近输入端12的功率放大器121仍需选择有较少异质接面双级晶体管22的功率放大器，而靠近输出端14的功率放大器122需选择有较多异质接面双级晶体管22的功率放大器。
从图4可以发现，仅由一个异质接面双级晶体管22组成的功率放大器的放大增益仅为17.245，所以一但所需放大增益超过17.245时，单一的功率放大器无论如何就不足以达成这个目标。除此之外，当功率放大器只有一个异质接面双级晶体管所组成时，输出功率点OP1dB有最小值。所以针对需要将输出功率放大至10.6dBm以上时且放大增益超过17.245的需求，应用本发明的多级放大器的设计概念将有助于设计的效率。
请注意，由于本发明的图4以及图5中的输出功率点OP1dB在输入电阻以及输出电阻为50欧姆的条件下会趋近于一饱和值(约20.5dBm)。设计者只要调整输入电阻以及输出电阻的电阻值，就可以改变输出功率点OP1dB的饱和值。所以设计者依据本发明利用接近该输入端的功率放大器的异质接面双级晶体管的数目是小于接近该输出端的功率放大器的异质接面双级晶体管的数目的概念的发明，仍应属于本发明的范畴。
一般来说，在设计功率放大模块时，越靠近输出端的功率放大器所能承受的失真程度应该要越好。但是如果把并联异质接面双级晶体管个数较少的功率放大器放在越靠近输出端的位置，由于并联异质接面双级晶体管个数越少的功率放大器的1dB输入功率点IP1dB以及1dB输出功率点OP1dB会越小，换言之，越靠近输出端的放大器对于失真的承受程度反而越差，这反而造成不良的设计。所以本发明的功率放大模块以及相关的设计方法在设计高功率微波放大器电路时，运用异质接面双级晶体管22的并联个数越多，则功率放大器的功率增益越小，而1dB输入功率点IP1dB以及1dB输出功率点OP1dB越大的特征，使得接近该输入端的功率放大器的异质接面双级晶体管的数目是小于接近该输出端的功率放大器的异质接面双级晶体管的数目，以设计出一个保持良好放大增益，且减少失真程度的功率放大模块。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
权利要求
1.一种功率放大模块，其包含一输入端，用来输入功率；一输出端，用来输出放大功率；以及二功率放大器，以级联的方式相连接，每个功率放大器包含至少一并联的异质接面双级晶体管，其中，接近该输入端的功率放大器的异质接面双级晶体管的数目是小于接近该输出端的功率放大器的异质接面双级晶体管的数目。
2.如权利要求1所述的功率放大模块，其中，任一功率放大器的输入功率是小该功率放大器的1dB输的功率点。
3.如权利要求1所述的功率放大模块，其中，任一功率放大器的输出功率是小该功率放大器的1dB输出功率点。
4.如权利要求1所述的功率放大模块，其中，该功率放大模块的输出功率实质上是大于10.6dBm。
5.一种形成一功率放大模块的方法，其包含级联二功率放大器，并将接近输入端的功率放大器的并联的异质接面双级晶体管的数目形成为小于接近输出端的功率放大器的并联的异质接面双级晶体管的数目。
6.如权利要求5所述的方法，其中，在级联该二个功率放大器时，调整任一功率放大器的输入功率小该功率放大器的1dB输入功率点。
7.如权利要求5所述的方法，其中在级联该二个功率放大器时，调整任一功率放大器的输出功率小该功率放大器的1dB输出功率点。
8.如权利要求5所述的方法，其中，该功率放大模块的输出功率实质上是大于10.6dBm。
全文摘要
一种功率放大模块，包含一输入端、一输出端以及二个功率放大器。该输入端是用来输入功率，该输出端是用来输出放大功率，该二个功率放大器是以级联的方式相连接，每个功率放大器包含至少一并联的异质接面双级晶体管，其中接近该输入端的功率放大器的异质接面双级晶体管的数目是小于接近该输出端的功率放大器的异质接面双级晶体管的数目。
文档编号H03F1/32GK1635704SQ20031012472
公开日2005年7月6日 申请日期2003年12月26日 优先权日2003年12月26日
发明者朱浚斈 申请人:立积电子股份有限公司