专利名称：半导体集成电路的利记博彩app
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本发明涉及半导体集成电路，特别是涉及逻辑电路。
图11是示出现有的动态型的半导体集成电路的例子的电路图。图11的电路具备PMOS晶体管2101、2102和输入电路2120以及输出电路2130。输入电路2120具备NMOS晶体管2121、2122，输出电路2130具备PMOS晶体管2131和NMOS晶体管2132。图11的电路是求输入信号VI1及VI2的逻辑和输出的电路。
时钟信号CLK处于“L”(低逻辑电平)的期间是予充电期间。在该期间中，PMOS晶体管2101导通、对节点N211予充电。输入信号VI1、VI2继续“L”状态。
时钟信号CLK处于“H”(高逻辑电平)的期间是评价期间。在该期间中，输入信号VI1及VI2为有效的。当输入信号VI1及VI2中的任何一个成为“H”时，节点N211被放电，输出信号V21成为“H”。如果输入信号VI1及VI2同时是“L”，节点N211不被放电，输出信号V21是“L”。这时，PMOS晶体管2102导通，节点N211的电位保持在“H”。
图12是示出现有的静态型半导体集成电路的例子的电路图。图12的电路是作为将倒相器2级串联连接的缓冲电路工作的。图12的电路具备具有PMOS晶体管2231和NMOS晶体管2232的倒相器以及具有PMOS晶体管2281和NMOS晶体管2282的倒相器。
在评价期间即使输入信号VI1、VI2同时是“L”，在NMOS晶体管2121、2122上流通亚阈值电流。这时，电流从电源通过PMOS晶体管2102和NMOS晶体管2121或者2122流向地线。这时，节点N211的电位成为仅比电源电位VDD低的电压Vd的值。
这里，如果电压Vd比PMOS晶体管2131的阈值电压Vt(晶体管从截止状态转换到导通状态时、它的栅—源极间的电压)还小时，PMOS晶体管2131截止、NMOS晶体管2132导通，输出信号V21成为“L”。这时的输出信号V21的电位成为比接地电位VSS还高的值。设PMOS晶体管2131的电阻值为R2131、NMOS晶体管2132的电阻值为r2132时，输出信号V21的电位从接地电位VSS的漂移Vdo成为VDD*r2132/(R2131+r2132)。
还有，如果电压Vd比PMOS晶体管2131的阈值电压Vt还大时，该晶体管就导通。由于PMOS晶体管2131和NMOS晶体管2132同时导通，除输出成为不定外，在这些晶体管中流过大的穿透电流。
即使在予充电期间，当在NMOS晶体管2121、2122上流通亚阈值电流时，由于节点N211的电位比电源电位VDD小，就产生同样的情况。
由于亚阈值电流具有随晶体管的栅—源极间的电压Vgs成指数函数增加的性质，在PMOS晶体管2131的栅—源极间电压Vgs是Vd的情况下，与Vgs＝0时相比，在该晶体管上流通大的电流，输出信号V21的电位的漂移Vdo成为大的值。
这样，当不能忽略亚阈值电流的情况下，输出信号V21的电位漂移，即输出的DC噪音成为不能忽略程度的大小。特别是，当输出信号中包含的DC噪音比输入信号中包含的DC噪音大的情况下，DC噪音被放大了。
关于这种现象，被记述在文献Atila Alvandpour et.al.，2001 Syposiumon VLSI Circuits Digest of Technical Paper 3-4，“A CondtionalKeeper for sub-0.13μ Wide Dynamic Gates”中。
当将包含在输入信号中的DC噪音放大输出那样的电路多个串联连接时，DC噪音逐渐变大，最终电路产生误动作。还有，即使在电路不放大DC噪音的情况下，当电压Vd或者输出信号V21的电位的漂移Vdo成为大值时，由于在电源和地线之间流通的漏泄电流成指数函数的增大，存在晶体管截止时的电力消耗变大的问题。
即使在图12所示的结构的静态电路中，当晶体管截止时流通的亚阈值电流与晶体管导通时流通的漏电流相比不能忽略时，也存在同样的问题。
即，由于在PMOS晶体管2231上流通亚阈值电流，即使输入信号V1是“H”，节点N221的电位也变的比接地电位VSS高。由此，输出信号V22的电位成为比电源电位VDD低的值。即，在输出信号V22上包含DC噪音。当输出信号中包含的DC噪音比输入信号中包含的DC噪音大的情况下，DC噪音被放大。仍然是，当将包含在输入信号中的DC噪音放大输出那样的电路多个串联连接时，电路产生误动作。
本发明的目的是提供输出DC噪音少的信号的半导体集成电路。
为了解决上述课题，本发明1的发明是，作为半导体集成电路具备根据时钟信号使第1节点成为第1逻辑电平的第1晶体管；根据输入信号使上述第1节点成为与上述第1逻辑电平不同的第2逻辑电平的输入电路；当上述第1节点成为上述第1逻辑电平时，使第2节点成为上述第1逻辑电平的第2晶体管；连接在上述第1节点和上述第2节点之间，当上述第1节点是上述第1逻辑电平时电阻值变大，是所述第2逻辑电平时电阻值变小的第1电阻元件；将上述第2节点作为输入，控制输出节点是否成为上述第1逻辑电平的第1驱动晶体管；输入与上述第1节点同一逻辑电平的信号，控制上述输出节点是否成为第2逻辑电平的第2驱动晶体管。
根据本发明1的发明，由于具备第1电阻元件，当第1驱动晶体管截止时，能够使该晶体管的栅-源极间电压的绝对值减小。由此，在与时钟同步动作的动态电路中，由于能够削减第1驱动晶体管的亚阈值电流，能够减小包含在输出信号中的DC噪音。
还有，本发明2的发明是，在本发明1所述的半导体集成电路中，上述第2晶体管根据上述时钟信号使上述第2节点成为上述第1逻辑电平。
还有，本发明3的发明是，在本发明1所述的半导体集成电路中，进一步具备将上述第1节点的逻辑电平反转输出的倒相器，上述第2晶体管将上述倒相器的输出信号作为输入，当上述第1节点是上述第1逻辑电平时，使上述第2节点成为上述第1逻辑电平。
还有，本发明4的发明是，在本发明1所述的半导体集成电路中，进一步具备将上述输出节点作为输入，当上述输出节点是上述第2逻辑电平时，使上述第2节点成为上述第1逻辑电平的第3晶体管。
还有，本发明5的发明是，在本发明1所述的半导体集成电路中，进一步具备将上述输出节点作为输入，当上述输出节点是上述第2逻辑电平时，使上述第1节点成为上述第1逻辑电平的第3晶体管。
还有，本发明6的发明是，在本发明1所述的半导体集成电路中，进一步具备将上述第1节点的逻辑电平反转输出的倒相器；以及将上述倒相器的输出信号作为输入，当上述第1节点是上述第1逻辑电平时，维持所述第1节点的逻辑电平那样动作的第3晶体管。
还有，本发明7的发明是，在本发明1所述的半导体集成电路中，进一步具备将上述第1节点作为输入，控制是否使输出节点成为上述第1逻辑电平的第3驱动晶体管。
还有，本发明8的发明是，在本发明1所述的半导体集成电路中，上述第1电阻元件是连接在栅和漏极之间的晶体管。
还有，本发明9的发明是，在本发明1所述的半导体集成电路中，进一步具备将上述第1节点的逻辑电平反转输出的倒相器；以上述倒相器的输出信号作为输入，当上述第1节点是上述第2逻辑电平时使上述第3节点成为上述第2逻辑电平的第3晶体管；连接在上述第1节点和上述第3节点之间，当上述第1节点是上述第1逻辑电平时电阻值变小、是上述第2逻辑电平时电阻值变大的第2电阻元件，上述第2驱动晶体管以上述第3节点作为输入。
根据本发明9的发明，由于具备第2电阻元件，当第2驱动晶体管截止时，能够减小该晶体管的栅-漏极间电压的绝对值。由此，由于能够削减第2驱动晶体管的亚阈值电流，能够减小包含在输出信号中的DC噪音。
还有，本发明10的发明是，在本发明9所述的半导体集成电路中，进一步具备将上述第1节点作为输入，控制是否使输出节点成为上述第2逻辑电平的第3驱动晶体管。
还有，本发明11的发明是，在本发明9所述的半导体集成电路中，上述第2电阻元件是连接在栅-漏极间的晶体管。
还有，本发明12的发明是，在本发明1所述的半导体集成电路中，进一步具备将上述时钟信号作为输入，与上述输入电路串联连接，当上述时钟信号是上述第1逻辑电平时导通的第3晶体管。
还有，本发明13的发明是，在本发明1所述的半导体集成电路中，上述第1逻辑电平是高逻辑电平，上述第2逻辑电平是低逻辑电平。
还有，本发明14的发明是，在本发明1所述的半导体集成电路中，上述第1逻辑电平是低逻辑电平，上述第2逻辑电平是高逻辑电平。
还有，本发明15的发明是具备多个本发明1所述的半导体集成电路，上述多个半导体集成电路的上述第1及第2驱动晶体管构成一个逻辑电路。
还有，本发明16的发明，作为半导体集成电路具备当输入节点是第1逻辑电平时，使第1节点成为上述第1逻辑电平的第1晶体管；连接在上述输入节点和上述第1节点之间，当上述输入节点是上述第1逻辑电平时电阻值变大，是与上述第1逻辑电平不同的第2逻辑电平时电阻值变小的第1电阻元件；将上述第1节点作为输入、控制是否使输出节点成为上述第1逻辑电平的第1驱动晶体管；以及将与上述输入节点同一逻辑电平的信号作为输入、控制是否使上述输出节点成为上述第2逻辑电平的第2驱动晶体管。
根据本发明16的发明，由于具备第1电阻元件，当第1驱动晶体管截止时，能够使该晶体管的栅-源极间电压的绝对值减小。由此，由于能够削减第1驱动晶体管的亚阈值电流，能够减小包含在输出信号中的DC噪音。
还有，本发明17的发明是，在本发明16所述的半导体集成电路中，进一步具备将上述输入节点的逻辑电平反转输出的倒相器，上述第1晶体管将上述倒相器的输出信号作为输入，当上述输入节点是上述第1逻辑电平时使上述第1节点成为上述第1逻辑电平。
还有，本发明18的发明是，在本发明16所述的半导体集成电路中，进一步具备将上述输入节点作为输入，控制是否使上述输出节点成为上述第1逻辑电平的第3驱动晶体管。
还有，本发明19的发明是，在本发明16所述的半导体集成电路中，上述第1电阻元件是连接在栅和漏极间的晶体管。
还有，本发明20的发明是，在本发明16所述的半导体集成电路中，进一步具备将上述输入节点的逻辑电平反转输出的倒相器；将上述倒相器的输出信号作为输入，当上述输入节点是上述第2逻辑电平时使第2节点成为上述第2逻辑电平的第2晶体管；以及连接在上述输入节点和上述第2节点间，当上述输入节点是上述第1逻辑电平时电阻值减小、是上述第2逻辑电平时电阻值变大的第2电阻元件，上述第2驱动晶体管以上述第2节点作为输入。
还有，本发明21的发明是，在本发明20所述的半导体集成电路中，进一步具备以上述输入节点作为输入，控制是否使上述输出节点成为上述第2逻辑电平的第3驱动晶体管。
还有，本发明22的发明是，在本发明20所述的半导体集成电路中，上述第2电阻元件是连接在栅极和漏极之间的晶体管。
还有，本发明23的发明是，在本发明16所述的半导体集成电路中，上述第1逻辑电平是高逻辑电平，上述第2逻辑电平是低逻辑电平。
还有，本发明24的发明是，在本发明16所述的半导体集成电路中，上述第1逻辑电平是低逻辑电平，上述第2逻辑电平是高逻辑电平。
还有，本发明25的发明是，具备多个本发明16所述的半导体集成电路，上述多个半导体集成电路的上述第1及第2驱动晶体管构成一个逻辑电路。
图2是与本发明的第2实施方式相关的半导体集成电路的电路图。
图3是与本发明的第3实施方式相关的半导体集成电路的电路图。
图4是与本发明的第4实施方式相关的半导体集成电路的电路图。
图5是与本发明的第5实施方式相关的半导体集成电路的电路图。
图6是与本发明的第6实施方式相关的半导体集成电路的电路图。
图7是与本发明的第7实施方式相关的半导体集成电路的电路图。
图8是与本发明的第8实施方式相关的半导体集成电路的电路图。
图9是与本发明的第9实施方式相关的半导体集成电路的电路图。
图10是与本发明的第10实施方式相关的半导体集成电路的电路图。
图11是示出现有的动态型半导体集成电路的例子的电路图。
图12是示出现有的静态型半导体集成电路的例子的电路图。
符号说明101、201、301、401、501、601、701、751-PMOS晶体管(第1晶体管)；102、202、302、402、502、602、702、752-PMOS晶体管(第3晶体管)；105、205、305、405、505、605、705、755、805、905、1005、1055-PMOS晶体管(第1电阻元件)；306、506、806、906、1006、1056-NMOS晶体管(第2电阻元件)；107、207、307、407、507、607、707、757-PMOS晶体管(第2晶体管)；115、315、415、615、715、765-PMOS晶体管(第3晶体管)；120、220、320、420、520、620、720、770-输入电路；131、231、331、431、531、631、731、781、831、931、1031、1081-PMOS晶体管(第1驱动晶体管)132、232、332、432、532、632、732、782、832、932、1032、1082-NMOS晶体管(第2驱动晶体管)；240、340、540、740、790、840、940、1040、1090-倒相器；308、508-NMOS晶体管(第3晶体管)；413、513、913-PMOS晶体管(第3驱动晶体管)；514、914-NMOS晶体管(第3驱动晶体管)；617-NMOS晶体管(第3晶体管)；807、907、1007、1057-PMOS晶体管(第1晶体管)；808、908、1008、1058-NMOS晶体管(第2晶体管)。
(第1实施方式)图1是与本发明的第1实施方式相关的半导体集成电路的电路图。图1的半导体集成电路具备PMOS晶体管(p型MOSFET(金属氧化物半导体场效应晶体管))101、102、105、107、115、输入电路120以及输出电路130。输入电路120具备NMOS晶体管(n型MOSFET)121、122。输出电路130具备PMOS晶体管131和NMOS晶体管132。PMOS晶体管101、107分别作为第1及第2晶体管动作。PMOS晶体管131及NMOS晶体管132分别作为第1及第2驱动晶体管动作。
在PMOS晶体管101的源极上给予电源电位VDD，在栅极上给予时钟信号CLK。PMOS晶体管101的漏极是第1节点N11。当时钟信号CLK处于低逻辑电平(以下，写作“L”)时，PMOS晶体管101导通，使第1节点N11予充电到电源电位VDD附近的电位。当被予充电时，节点N11的电位成为高逻辑电平(以下，写作“H”)。这里，高逻辑电平作为第1逻辑电平，低逻辑电平作为第2逻辑电平。
在NMOS晶体管121的源极上给予接地电位VSS，在栅极上给予输入信号VI1。在NMOS晶体管122的源极上给予接地电位VSS，在栅极上给予输入信号VI2。NMOS晶体管121、122的漏极连接在第1节点N11上。仅仅当时钟信号CLK为“H”时，输入信号VI1、VI2成为有源状态，当时钟信号CLK是“L”时，输入信号VI1、VI2是被固定在“L”的信号。当输入信号VI1、VI2处于“H”时，NMOS晶体管121、122分别将第1节点N11放电到接地电位VSS附近的电位(即、“L”)。即、输入电路120作为OR电路动作。
PMOS晶体管102是驱动能力(饱和电流量)小的PMOS晶体管，在它的栅极上给予图1的电路的输出信号V1，在源极上给予电源电位VDD。PMOS晶体管102的漏极连接在节点N11上。当输出信号V1是“L”时，PMOS晶体管102将节点N11予充电到电源电位VDD附近的电位(即、“H”)。
当NMOS晶体管121、122同时截止时，PMOS晶体管102将节点N11维持在电源电位VDD附近的电位上。另一方面，当NMOS晶体管121、122中至少一方导通时，为了能够在规定的时间内将节点N11放电到接地电位VSS附近的电位上，PMOS晶体管102的驱动能力调整到NMOS晶体管121、122的驱动能力的1/10程度以下。
在PMOS晶体管107的源极上给予电源电位VDD，在栅极上给予时钟信号CLK。PMOS晶体管107的漏极成为第2节点N12。当时钟信号CLK是“L”时，PMOS晶体管107将节点N12予充电到电源电位VDD附近的电位。第1及第2节点N11、N12也称为予充电线。
PMOS晶体管105的栅极和漏极连接在节点N11上，源极连接在PMOS晶体管107的漏极上，即、节点N12上。当节点N11是接地电位VSS附近的电位时，PMOS晶体管105截止，源极和漏极之间导通。由于源极和漏极之间的电阻变小，节点N11的电位被传递到节点N12上。这时，节点N12的电位升高到比节点N11的电位高的电压Vtp1程度。这里，电压Vtp1是PMOS晶体管105的阈值电压。当节点N11是电源电位VDD附近的电位时，PMOS晶体管105截止，源极和漏极之间成为非导通。即，源极和漏极之间的电阻变大。这样，PMOS晶体管105作为连接在第1节点N11和第2节点N12之间的电阻元件动作。
PMOS晶体管115是驱动能力(饱和电流量)小的PMOS晶体管，在它的栅极上给予输出信号V1，源极上给予电源电位VDD。PMOS晶体管115的漏极连接在节点N12上，当输出信号V1是“L”时，PMOS晶体管115将节点N12予充电到电源电位VDD附近的电位。
当PMOS晶体管105是非导通时，PMOS晶体管115将第2节点N12维持在电源电位VDD附近的电位。另一方面，当NMOS晶体管121、122中的至少一方和PMOS晶体管105同时导通时，为了能够在规定的时间内将节点N12放电到接地电位VSS附近的电位上，PMOS晶体管115的驱动能力调整到NMOS晶体管121、122及PMOS晶体管105的驱动能力的1/10程度以下。
在PMOS晶体管131的源极上给予电源电位VDD，在栅极上连接节点N12。在PMOS晶体管131的漏极上连接NMOS晶体管132的漏极。PMOS晶体管131的漏极成为输出节点，输出输出信号V1。当节点N12是接地电位VSS附近的电位时，PMOS晶体管131的源极和漏极之间导通，使输出信号V1成为“H”。
在NMOS晶体管132的源极上给予接地电位VSS，在栅极上连接PMOS晶体管的101的漏极，即、节点N11。当节点N11是电源电位VDD附近的电位时，NMOS晶体管132的源极和漏极之间导通，使输出信号V1成为“L”。
以下，说明图1的半导体集成电路的动作。图1的半导体集成电路是动态电路的一种，时钟信号CLK是“L”期间称为予充电期间，“H”期间称为评价期间。图1的半导体集成电路在评价期间将成为有源的输入信号VI1、VI2的逻辑和作为输出信号V1输出。
首先，详细的说明在予充电期间图1的半导体集成电路的动作。在予充电期间，由于时钟信号CLK是“L”，PMOS晶体管101导通。在该期间，由于输入信号VI1、VI2被固定在“L”，NMOS晶体管121、122截止。于是，由于节点N11被予充电到电源电位VDD附近的电位，PMOS晶体管105截止。在予充电期间，由于PMOS晶体管107也导通，节点N12被予充电到电源电位VDD附近的电位上。
由于节点N11和节点N12同时成为电源电位VDD附近的电位，PMOS晶体管131截止，NMOS晶体管132导通。因此，输出信号V1成为“L”。这时，PMOS晶体管102、115也导通。
但是，尽管NMOS晶体管121、122及PMOS晶体管105为截止，这些晶体管的源极—漏极之间流通亚阈值电流。这时流通的电流中，有从PMOS晶体管101、102流向NMOS晶体管121、122的电流和从PMOS晶体管107、115经由PMOS晶体管105流向NMOS晶体管121、122的电流。因此，在予充电期间节点N11、N12的各自的电位VP11、VP12都成为比电源电位VDD小的值。
这时，节点N12的电位VP12比节点N11的电位VP11仅仅高(VDD-VP11)*R105/(RP+R105)。PMOS晶体管107及115，如图1所示是源极相互之间连接以及漏极相互之间连接。电阻值RP是这样地PMOS晶体管107及115并联连接电路的电阻值，是这些晶体管同时导通时的值。即，当PMOS晶体管107、115的各自导通时的源极-漏极间电阻值为r107、r115时，是RP＝r107*r115/(r107+r115)。电阻值R105是当PMOS晶体管105截止时的它的源极-漏极间的电阻值。
由于能够容易地使电阻值R105成为比电阻值RP还大的电阻值，能够使PMOS晶体管131的栅极的电位成为比将该栅极直接连接到节点N11的情况下更接近电源电位VDD的电位。因此，能够减少PMOS晶体管131的亚阈值电流。
一般说，PMOS晶体管截止时的亚阈值电流对源极-漏极间电压Vgs成指数函数的变化。即，由于源极-漏极间电流是Ids＝Isa*EXP(Vgs/n*Ur)*(1-EXP(-Vgs/Ur))，即使使栅极电位稍微接近电源电位VDD，也能有效地减少亚阈值电流(Ur＝kT/q，n＝(1+Cd/Cox)，k波耳兹曼常数，T绝对温度，q电子电荷，Cd耗尽层电容，Cox栅电容)。
换句话说，与将PMOS晶体管131直接连接到节点N11的情况相比，能够使PMOS晶体管131截止时的源极-漏极间的电阻值R131升高。当将NMOS晶体管132的截止时的源极-漏极间的电阻值设为r132时，由于输出信号V1的电位是VDD*r132/(R131+r132)，根据图1的电路，能够使输出信号V1的电位更接近接地电位VSS。即，能够降低在输出信号V1中的DC噪音。
其次，详细说明在评价期间的图1的半导体集成电路的动作。在评价期间，由于时钟信号CLK是“H”，PMOS晶体管101、107截止。由于在予充电期间输出信号V1是“L”，PMOS晶体管102、115导通，节点N11被PMOS晶体管102弱予充电，节点N12被PMOS晶体管115弱予充电。
在评价期间，输入信号VI1、VI2成为有源状态。在输入信号VI1、VI2同时是“L”的情况下，NMOS晶体管121、122的任何一个都截止。由于节点N11被PMOS晶体管102弱予充电，保持在电源电位VDD附近的电位。由于节点N11的电位高，PMOS晶体管105截止。由于节点N12被PMOS晶体管115弱予充电，保持在电源电位VDD附近的电位。
由于节点N11、N12的任何一个都是电源电位VDD附近的电位，PMOS晶体管131截止、NMOS晶体管132导通，输出信号V1成为“L”。因此，PMOS晶体管102、115的任何一个都维持导通状态原样。
但是，尽管NMOS晶体管121、122是截止，在这些晶体管的漏极-源极之间流通亚阈值电流。还有，尽管PMOS晶体管101、107、105为截止，在这些晶体管的漏极-源极之间流过亚阈值电流。
在这时流通的电流中，有从PMOS晶体管101、102流向NMOS晶体管121、122的电流和从PMOS晶体管107、115经由PMOS晶体管105流向NMOS晶体管121、122的电流。为此，节点N11、N12的各自的电位VE11、VE12任何一个都成为比电源电位VDD小的值。
这时，节点N12的电位VE12比节点N11的电位VE11仅高(VDD-VE11)*R105/(RE1+R105)。这里，电阻值RE1是如图1所示的PMOS晶体管107及115并联连接的电路的电阻值，是仅仅PMOS晶体管115导通时的值。即、设PMOS晶体管107截止时的电阻值为R107时，RE1＝R107*r115/(R107+r115)。
由于能够容易的使电阻值R105成为比电阻值RE1大的电阻值，能够使PMOS晶体管131的栅极的电位比将该栅极直接连接到节点N11上的情况下更接近电源电位VDD的电位。因此，能够削减PMOS晶体管131的亚阈值电流。
换句话说，与将PMOS晶体管131的栅极直接连接到节点N11的情况相比，能够升高PMOS晶体管131截止时的源极-漏极间的电阻值R131。因此，采用图1的电路时，能够使输出信号V1的电位更接近接地电位VSS。即，能够降低输出信号V1中的DC噪音。
在评价期间，当输入信号VI1、VI2同时成为“H”的情况下，NMOS晶体管121、122的任何一个都导通。虽然PMOS晶体管102是导通的，由于流通电流的能力小，节点N11由NMOS晶体管121、122放电到接地电位VSS附近的电位。由于节点N11的电位成为接地电位附近的低电位，PMOS晶体管105导通。虽然PMOS晶体管115是导通的，由于流通电流的能力小，节点N12被放电。节点N12的电位成为比节点N11的电位高PMOS晶体管105的阈值电压Vtp1程度的电位。
由于节点N11、N12的电位任何一个都是“L”，PMOS晶体管131导通，NMOS晶体管132截止，输出信号V1成为“H”。由此，PMOS晶体管102、115截止，节点N11、N12的电位更进一步下降成为稳定状态。由于PMOS晶体管131的栅极电位稍稍高，虽然该晶体管的驱动能力小，也不是特别大的问题。
虽然是就输入信号VI1、VI2同时成为“H”的情况进行了说明，由于输入信号VI1、VI2中仅仅任何一个一方是“H”的情况是几乎同样的，省略那种情况的说明。
如上所述，图1的半导体集成电路是当时钟信号CLK是“L”的期间是予充电期间，时钟信号CLK是“H”的期间是评价期间的动态电路的一种，在评价期间中，成为有源的输入信号VI1、VI2的逻辑和作为输出信号V1输出。
将输出节点驱动到“H”的PMOS晶体管131的栅极不是连接在节点N11上，而是连接在节点N12上。在节点N11及节点N12之间连接PMOS晶体管105，当节点N11是电源电位VDD附近的电位，即、是高逻辑电平“H”时，PMOS晶体管105截止(源极-漏极间成为高电阻)。当输入信号VI1及VI2是“L”时，在这些信号上重叠DC噪音时，NMOS晶体管121或者122为导通，节点N11的电位下降。即使是这种情况，由于能够使节点N12的电位比节点N11的电位还高，能够保持PMOS晶体管131的截止状态。
这样，采用图1的电路时，当输出信号V1成为“L”的情况下，由于能够减少成为截止状态的PMOS晶体管131的亚阈值电流，能够降低重叠在输出信号上的DC噪音，即、降低对规定的逻辑电平的输出信号的漂移。还有，即使在输入信号中包含DC噪音的情况下，也能够输出DC噪音少的信号。因此，能够提供比现有的动态电路在输出电路中的漏极泄电流小、耐DC噪音强的半导体集成电路。特别是，将逻辑电路多级串联连接的情况下，采用图1所示的半导体集成电路，更难因受DC噪音的影响产生误动作。
还有，采用图1的电路，由于即使是时钟信号停止时，也能够减少输出电路的漏泄电流，能够抑制待机时的电力消耗。
此外，作为电阻元件，就使用将栅极及漏极连接在节点N11上、将源极连接在节点N12上的PMOS晶体管105的情况进行了说明。同样地，如果是当节点N11的电位是电源电位VDD附近的电位，即、是“H”时成为高电阻状态，该节点的电位是接地电位VSS附近的电位，即、是“L”时成为低电阻状态那样的元件，也可以使用其它的元件代替PMOS晶体管105。
还有，也可以不具备分别予充电节点N11、N12的PMOS晶体管102及115中的任何一方或者两方都不具备。
(第2实施方式)图2是与本发明的第2实施方式相关的半导体集成电路的电路图。图2的半导体集成电路是在图1的半导体集成电路中，进一步具备倒相器240、不具备PMOS晶体管115的半导体集成电路。在图2中，PMOS晶体管201、202、205、207、231分别与图1的PMOS晶体管101、102、105、107、131相同。输入电路220及NMOS晶体管232分别与图1的输入电路120及NMOS晶体管132相同。还有，第1及第2节点N21、N22分别与图1的节点N11、N12对应。PMOS晶体管205作为电阻元件动作。
倒相器240具备PMOS晶体管241和NMOS晶体管242。PMOS晶体管241的源极连接在电源电位VDD上，漏极连接在NMOS晶体管242的漏极上，栅极连接在节点N21上。NMOS晶体管242的源极连接接地电位VSS、栅极连接节点N21。PMOS晶体管241的漏极成为倒相器240的输出节点。PMOS晶体管207的栅极上不输入时钟信号CLK，输入倒相器240的输出信号。
其次，说明在予充电期间的图2的半导体集成电路的动作。在予充电期间中，由于时钟信号CLK是“L”，PMOS晶体管201导通。在该期间，由于输入信号VI1、VI2固定为“L”，NMOS晶体管221、222截止。于是，由于节点N21被予充电到电源电位VDD附近的电位(即、“H”)，PMOS晶体管205截止。
当节点N21是“H”时，由于倒相器240的输出信号是“L”，PMOS晶体管207导通，将节点N22予充电到电源电位VDD附近的电位。
由于节点N21和节点N22同时成为电源电位VDD附近的电位，输出信号V2成为“L”。这时，PMOS晶体管202也导通。在这时流通的亚阈值电流中，有从PMOS晶体管201、202流向NMOS晶体管221、222的电流和从PMOS晶体管207经由PMOS晶体管205流向NMOS晶体管221、222的电流。由此，在予充电期间的节点N21、N22的各自的电位VP21、VP22任何一个都成为比电源电位VDD小的值。
这时，节点N22的电位VP22比节点N21的电位VP21仅高(VDD-VP21)*R205/(r207+R205)。这里，电阻值r207是PMOS晶体管207导通时它的源极-漏极间的电阻值，电阻值R205是当PMOS晶体管205截止时它的源极-漏极间的电阻值。
由于能够容易地使电阻值R205成为比电阻值r207大的电阻值，能够使PMOS晶体管231的栅极的电位比将该节点直接连接到节点N21上的情况下更接近电源电位VDD。因此，能够减少PMOS晶体管231的亚阈值电流，由于能够使该晶体管的源极-漏极间的电阻值变大，能够使输出信号V2的电位更接近接地电位VSS。即，按照图2的电路，能够减少输出信号V2中的DC噪音。
其次，说明在评价期间的图2的半导体集成电路的动作。在评价期间，由于时钟信号CLK是“H”，PMOS晶体管201截止。由于在予充电期间输出信号V2是“L”，PMOS晶体管202为导通，节点N21由PMOS晶体管202被弱予充电。
在评价期间，输入信号VI1、VI2成为有源状态。当输入信号VI1、VI2同时是“L”的情况下，NMOS晶体管221、222任何一个都截止。由于节点N21由PMOS晶体管202被弱予充电，保持电源电位VDD附近的电位。由于节点N21的电位高，PMOS晶体管205截止。由于节点N22由PMOS晶体管207被予充电，保持电源电位VDD附近的电位。
由于节点N21、N22任何一个都是电源电位VDD附近的电位，PMOS晶体管231截止，NMOS晶体管232导通，输出信号V2成为“L”。因此，PMOS晶体管202仍旧导通。这时流通的亚阈值电流中有从PMOS晶体管201、202流向NMOS晶体管221、222的电流和从PMOS晶体管207经由PMOS晶体管205流向NMOS晶体管221、222的电流。由此，节点N21、N22的各自的电位VE21、VE22任何一个都成为比电源电位VDD小的值。
这时，节点N21、N22的电位与在予充电期间各自的电位VP21、VP22是同样的。因此，采用图2的电路，能够减少在输出信号V2中的DC噪音。
在评价期间，当输入信号VI1、VI2同时成为“H”的情况下，NMOS晶体管221、222任何一个都为导通。虽然PMOS晶体管202是导通的，由于流通电流的能力小，节点N21由NMOS晶体管221、222被放电到接地电位VSS附近的电位(即、“L”)。由于节点N21的电位成为接地电位VSS附近的低电位，PMOS晶体管205导通。当节点N21是“L”时，由于PMOS晶体管207为截止，节点N22被放电。而且，节点N22的电位成为比节点N21的电位还高的PMOS晶体管205的阈值电压Vtp2程度的电位。
由于节点N21、N22的电位任何一个都是“L”，PMOS晶体管231导通，NMOS晶体管232截止，输出信号V2成为“H”。由此，PMOS晶体管202截止，节点N11的电位更进一步下降成为稳定状态。由于PMOS晶体管231的栅极电位稍稍高一点，虽然该晶体管的驱动能力变小，但不是特别大的问题。
虽然就输入信号VI1、VI2同时成为“H”的情况进行了说明，但是由于输入信号VI1、VI2中仅任何一方成为“H”的情况也是几乎同样，因此，省略该情况的说明。
这样，采用图2的电路，当输出信号V2为“L”的情况下，由于能够减少截止的PMOS晶体管231的亚阈值电流，能够减少叠加在输出信号上的DC噪音。因此，能够提供与现有的动态电路相比、在输出电路中漏泄电流少、强耐DC噪音的半导体集成电路。
此外，也可以不包括予充电节点N21的PMOS晶体管202。
(第3实施方式)
图3是与本发明的第3实施方式相关的半导体集成电路的电路图。图3的半导体集成电路是在图1的半导体集成电路中进一步具备NMOS晶体管306、308和倒相器340。在图3中，PMOS晶体管301、302、305、307、331分别与图1的PMOS晶体管101、102、105、107、131相同。输入电路320及NMOS晶体管332分别与图1的输入电路120及NMOS晶体管132相同。还有，第1及第2节点N31、N32分别与图1的节点N11、N12对应。PMOS晶体管305及NMOS晶体管306作为电阻元件工作。
倒相器340具备PMOS晶体管341和NMOS晶体管342，与图2的倒相器240相同。PMOS晶体管341的栅极连接在节点N31上，漏极成为倒相器340的输出节点。
在NMOS晶体管308的源极上给予接地电位VSS，在栅极上输入倒相器340的输出信号。NMOS晶体管308的漏极成为第3节点N33。当节点N31是“L”时，NMOS晶体管308使节点N33放电到接地电位VSS附近的电位。
NMOS晶体管306的栅极和漏极连接在节点N31上，源极连接在NMOS晶体管308的漏极，即、节点N33上。当节点N31是电源电位VDD附近的电位时，NMOS晶体管306导通，源极和漏极之间导通。由于源极和漏极之间的电阻小，节点N31的电位传递到节点N33。这时，节点N33的电位成为比节点N31的电位低的电压Vtn3程度的电位。这里，电压Vtn3是NMOS晶体管306的阈值电压。当节点N31是接地电位VSS附近的电位时，NMOS晶体管306截止，源极和漏极之间为非导通。即，源极和漏极之间的电阻变大。这样，NMOS晶体管306作为连接在第1节点N31和第3节点N33之间的电阻元件动作。
其次，以与图1的半导体集成电路的不同点为中心说明图3的半导体集成电路的工作。在予充电期间，节点N31、N32与图1的N11、N12相同，任何一个都被予充电到电源电位VDD附近的电位。于是，由于倒相器340的输出信号成为“L”，NMOS晶体管308截止。当节点N33的电位低时，NMOS晶体管306导通，节点N33被予充电到比节点N31低的电压Vtn3程度的电位上。
在评价期间，当输入信号VI1、VI2同时是“L”的情况下，NMOS晶体管308、321、322、PMOS晶体管301、305、307截止。虽然在这些晶体管的源极-漏极之间流通亚阈值电流，与图1的情况几乎相同，节点N31、N32维持被予充电的状态。节点N33也维持在比节点N31低的电压Vtn3程度的电位。
在评价期间，当输入信号VI1、VI2同时成为“H”的情况下，与图1的情况同样，节点N31被放电到接地电位VSS附近的电位，节点N32被放电到比节点N31高的PMOS晶体管305的阈值电压Vtp3程度的电位上。由于节点N31成为“L”，NMOS晶体管306截止。还有，由于倒相器340的输出信号成为“H”，NMOS晶体管308导通，节点N33被放电为接地电位VSS程度的电位。
这时，虽然PMOS晶体管301、302、307、315、NMOS晶体管306截止，但是在这些晶体管的源极-漏极之间流通亚阈值电流。由此，节点N31成为比接地电位VSS高的电位。由于电流流过NMOS晶体管306、308，节点N33的电位比节点N31的电位VN31仅低VN31*r308/(r308+R306)。这里，R306是当NMOS晶体管306截止时，源极-漏极之间的电阻值，r308是当NMOS晶体管308导通时，源极-漏极之间的电阻值。
由于能够容易地将NMOS晶体管306截止时的电阻值R306作成比电阻值r308大的电阻值，能够将NMOS晶体管332的栅极电位作成比将该栅极直接连接在节点N31上的情况更接近接地电位VSS的电位。因此，能够减少NMOS晶体管332的亚阈值电流，由于能够将该晶体管的源极-漏极之间的电阻值作大，能够使输出信号V3的电位更接近电源电位VDD。即，采用图3的电路，能够减少在输出信号V3中的DC噪音。
还有，当输入信号VI1、VI2中的至少一方是“H”时，即使重叠DC噪音它的输入信号的电位下降、节点N31的电位上升，由于能够使节点N33的电位比节点N31的电位还低，NMOS晶体管332能够保持截止状态。
这样，采用图3的电路，当输出信号V3为“H”的情况下，由于能够减少为截止的NMOS晶体管332的亚阈值电流，能够将重叠在输出信号上的DC噪音，即、对规定的逻辑电平的输出信号的漂移变小。还有，即使在输入信号中包含DC噪音的情况下，也能够输出DC噪音小的信号。因此，能够提供比现有的动态电路在输出电路中的漏泄电流少、耐DC噪音强的半导体集成电路。
此外，作为电阻元件，就使用将栅极及漏极连接在节点N31上、将源极连接到节点N33上的NMOS晶体管306的情况作了说明。同样地，也可以使用节点N31的电位是电源电位VDD附近的电位，即、是“H”时成为低电阻状态，该节点的电位是接地电位VSS附近的电位、即以“L”时为高电阻状态的元件代替NMOS晶体管306。
还有，也可以将连接在节点N32上的晶体管作成与图2的电路同样的电路。即，在图3中，也可以不具备PMOS晶体管315，在PMOS晶体管307的栅极上给予倒相器340的输出信号，以代替时钟信号CLK。
(第4实施方式)图4是与本发明的第4实施方式相关的半导体集成电路的电路图。图4的半导体集成电路是在图1的半导体集成电路中进一步具备PMOS晶体管413。在图4中PMOS晶体管401、402、405、407、415、431分别与图1的PMOS晶体管101、102、105、107、115、131相同。输入电路420及NMOS晶体管432分别与图1的输入电路120及NMOS晶体管132相同。还有，第1及第2节点N41、N42分别与图1的节点N11、N12对应。PMOS晶体管405作为电阻元件工作。PMOS晶体管413作为第3驱动晶体管工作。
在PMOS晶体管413的源极上给予电源电位VDD，漏极连接在是图4的电路的输出节点的PMOS晶体管431的漏极上，栅极连接在节点N41上。当节点N41是接地电位VSS附近的电位(即、“L”)时，PMOS晶体管413将图4的电路的输出信号V4驱动到“H”。
其次，在评价期间，说明输入信号VI1及VI2中至少一方为“H”的情况下的图4的半导体集成电路的工作。在该情况下，与图1的情况相同，节点N41被放电到接地电位VSS附近的电位，节点N42被放电到比节点N41高的PMOS晶体管405的阈值电压Vtp4程度的电位上。
节点N42由PMOS晶体管405放电需要时间。还有，PMOS晶体管413的栅极电位虽然下降到接地电位VSS附近的电位，但是PMOS晶体管431的栅极电位仅仅下降到比它高的PMOS晶体管405的阈值电压Vtp4程度的电位。由此，当节点N41被放电到接地电位VSS附近的电位时，首先最初PMOS晶体管413导通，将图4的电路的输出节点驱动到“H”，然后，PMOS晶体管431导通，将输出节点驱动到“H”。即、如图4的电路所示，由于具备PMOS晶体管413，输出信号V4变化为“H”时的动作变快，能够减少从评价期间开始到输出信号变化的延迟时间。
还有，采用图4的电路，与图1的电路相同，能够使PMOS晶体管431的亚阈值电流小。进一步，由于PMOS晶体管413、431是并联连接，能够使这些晶体管的驱动能力的和达到与不具备PMOS晶体管413的情况的驱动晶体管(图1的PMOS晶体管131等)同等程度。例如，能够将任何一个PMOS晶体管413、431的大小都作成图1的PMOS晶体管131的1/2。因此，能够使流动在驱动输出节点到“H”的驱动晶体管PMOS晶体管413、431中的漏泄电流的和比以往的少。
(第5实施方式)图5是与本发明的第5实施方式相关的半导体集成电路的电路图。图5的半导体集成电路是在图3的半导体集成电路中进一步具备PMOS晶体管513和NMOS晶体管514，不具备PMOS晶体管315。在图5中，PMOS晶体管501、502、505、507、531分别与图3的PMOS晶体管301、302、305、307、331相同。输入电路520、倒相器540及NMOS晶体管506、508、532分别与图3的输入电路320、倒相器340及NMOS晶体管306、308、332相同。还有，第1、第2及第3节点N51、N52及N53分别与图3的节点N31、N32及N33对应。PMOS晶体管505及NMOS晶体管506作为电阻元件工作。
还有，在PMOS晶体管507的栅极上不提供时钟信号CLK、而是提供倒相器540的输出信号。由于PMOS晶体管513的动作等与图4的PMOS晶体管413相同，省略其说明。
在NMOS晶体管514的源极上给予接地电位VSS，漏极连接在图5的电路的输出节点的PMOS晶体管531的漏极上，栅极连接在节点N51上。当节点N51是电源电位VDD附近的电位(即、“H”)时，NMOS晶体管514将图5的电路的输出信号V5驱动到“L”。
其次，说明在予充电期间的图5的半导体集成电路的动作。在该情况下，与图3的情况相同，节点N51被予充电到电源电位VDD附近的电位，节点N53被予充电到比节点N51低的NMOS晶体管506的阈值电压Vtn5程度的电位上。
节点N53由NMOS晶体管506予充电需要时间。还有，虽然NMOS晶体管514的栅极电位上升到电源电位VDD附近的电位，但是NMOS晶体管532的栅极电位仅上升到比它低NMOS晶体管506的阈值电压Vtn5程度的电位上。由此，当节点N51被予充电到电源电位VDD附近的电位时，首先最初NMOS晶体管514导通，将图5的电路的输出节点驱动到“L”，然后，NMOS晶体管532导通，将输出节点驱动到“L”。即，如图5所示，由于具备NMOS晶体管514，加快输出信号V5变化到“L”时的动作。
(第6实施方式)图6是与本发明的第6实施方式相关的半导体集成电路的电路图。图6的半导体集成电路是在图1的半导体集成电路中进一步具备串联在输入电路中的NMOS晶体管617。在图6中，PMOS晶体管601、602、605、607、615、631分别与图1的PMOS晶体管101、102、105、107、115、131相同。输入电路620及NMOS晶体管632分别与图1的输入电路120及NMOS晶体管132相同。还有，第1及第2节点N61、N62分别与图1的节点N11、N12对应。PMOS晶体管605作为电阻元件动作。
在NMOS晶体管617的漏极上连接NMOS晶体管621、622的源极。在NMOS晶体管617的源极上给予接地电位VSS，在栅极上输入时钟信号CLK。NMOS晶体管617仅仅在时钟信号CLK是“H”期间，即、仅仅在评价期间源极-漏极之间导通。
在图1～图5的半导体集成电路中，输入信号VI1、VI2仅仅当时钟信号CLK是“H”时为有效的，当时钟信号CLK是“L”时，必须是满足固定在“L”的条件的信号。但是，采用图6的半导体集成电路时，由于具备NMOS晶体管617，仅仅在时钟信号是“H”的期间中，节点N61能够被放电。因此，输入信号VI1、VI2没有必要是当时钟信号CLK是“L”时满足固定在“L”的条件的信号，能够减少对输入信号VI1、VI2的条件。
(第7实施方式)图7是与本发明的第7实施方式相关的半导体集成电路的电路图。图7的半导体集成电路是具备2个在图1的半导体集成电路中还具备倒相器740、不具备输出电路130那样的电路(这些电路分别称为第1及第2动态电路)和输出电路730。
在图7中，PMOS晶体管701、702、705、707、715分别与图1的PMOS晶体管101、102、105、107、115相同。输入电路720与图1的输入电路120相同。第1及第2节点N71、N72分别与图1的节点N11、N12对应。
还有，PMOS晶体管751、752、755、757、765、输入电路770及倒相器790分别与PMOS晶体管701、702、705、707、715、输入电路720及倒相器740相同。第3及第4节点N76、N77分别与图1的节点N11、N12对应。PMOS晶体管705、755作为电阻元件工作。
在倒相器740、790的输入上分别连接节点N71、N76。与图1的电路不同，在PMOS晶体管702、715的栅极输入倒相器740的输出信号。在PMOS晶体管752、765的栅极输入倒相器790的输出信号。
当节点N71是“H”时，由于倒相器740的输出信号为“L”，PMOS晶体管702导通。即，这时，PMOS晶体管702维持节点N71的逻辑电平“H”那样地动作。同样地，当节点N76是“H”时，PMOS晶体管752维持节点N76的逻辑电平那样地工作。
输入电路720具备NMOS晶体管721、722，输入电路770具备NMOS晶体管771、772。在NMOS晶体管721、722的栅极上分别输入输入信号VI1、VI2。在NMOS晶体管771、772的栅极上分别输入输入信号VI3、VI4。
输出电路730具备PMOS晶体管731、781和NMOS晶体管732、782。第1动态电路的输出的节点N71、N72分别连接在NMOS晶体管732、PMOS晶体管731的栅极上。第2动态电路的输出的节点N76、N77分别连接在NMOS晶体管782、PMOS晶体管781的栅极上。PMOS晶体管781的源极连接电源、漏极连接PMOS晶体管731的源极。PMOS晶体管731的漏极连接NMOS晶体管732、782的漏极。NMOS晶体管732、782的源极接地。PMOS晶体管731的漏极成为图7的半导体集成电路的输出节点。这样PMOS晶体管731、781和NMOS晶体管732、782构成一个逻辑电路。
由于节点N71和N72的逻辑电平相等，节点N76和N77的逻辑电平相等，输出电路730可以说是求第1动态电路的输出和第2动态电路的输出之间的NOR运算的结果输出。第1动态电路输出输入信号VI1和VI2之间的NOR运算结果，第2动态电路输出输入信号VI3和VI4之间的NOR运算结果。即，分别用A、B、C、D表示输入信号VI1、VI2、VI3、VI4的逻辑值时，图7的半导体集成电路求(A NOR B)NOR(C NOR D)＝(A OR B)AND(C OR D)输出。
第1及第2动态电路的工作与图1的半导体集成电路的情况相同。即，当节点N71是“H”时，能够使PMOS晶体管731的栅极电位比节点N71高。还有，当节点N76是“H”时，能够使PMOS晶体管781的栅极电位比节点N76高。由此，当必须使输出信号V7为“L”时，能够使输出信号V7比不具备PMOS晶体管705或者755的情况下更接近接地电位VSS。
这样，采用图7的电路，当输出信号V7成为“L”时，由于能够减少截止的PMOS晶体管731、781的亚阈值电流，能够减小重叠在输出信号上的DC噪音，即、减小对规定的逻辑电平的输出信号的漂移。因此，即使在图7那样地具有复杂的输出电路的半导体集成电路中，也能够提供在输出电路中漏泄电流少、耐DC噪音强的半导体集成电路。
此外，就输出电路730是NOR电路的情况进行了说明，输出电路也可以是NAND电路等其它的逻辑电路或者将多个逻辑电路组合的电路。
(第8实施方式)图8是与本发明的第8实施方式相关的半导体集成电路的电路图。图8半导体集成电路相当于在图3的半导体集成电路中、不具备PMOS晶体管301、302、315和输入电路320那样的电路。该电路是不用时钟信号的静态电路，作为将输入信号VI的逻辑电平反转输出的倒相器工作。
更具体的说，图8的半导体集成电路具备PMOS晶体管805、807、NMOS晶体管806、808、输出电路830以及倒相器840。输出电路830具备PMOS晶体管831和NMOS晶体管832，倒相器840具备PMOS晶体管841和NMOS晶体管842。
图8中的PMOS晶体管805、807、831、841分别与图3中的PMOS晶体管305、307、331、341相同。NMOS晶体管806、808、832、842分别与NMOS晶体管306、308、332、342相同。在图8中，PMOS晶体管805的栅极及漏极等成为输入信号V1直接输入的输入节点。第1及第2节点N82、N83分别与图3的节点N32、N33对应。PMOS晶体管805及NMOS晶体管806作为电阻元件工作。PMOS晶体管807及NMOS晶体管808分别作为第1及第2晶体管工作。PMOS晶体管831及NMOS晶体管832分别作为第1及第2驱动晶体管工作。
其次，说明图8的半导体集成电路的动作。当输入信号V1是“L”的情况下，输入节点的电位成为接地电位VSS附近的电位。由于PMOS晶体管805为导通、节点N82的电荷流出到输入节点，节点N82的电位成为比输入节点的电位高PMOS晶体管805的阈值电压Vtp8程度的电位。另一方面，NMOS晶体管806截止。还有，由于倒相器840的输出节点成为“H”，PMOS晶体管807截止，NMOS晶体管808导通。由此，节点N83由NMOS晶体管808被放电，成为接地电位VSS附近的电位。
由于节点N82、N83的任何一个逻辑电平都是“L”，PMOS晶体管831导通，NMOS晶体管832截止，输出信号V8成为“H”。由于PMOS晶体管831的栅极的电位比输入节点的电位高PMOS晶体管805的阈值电压Vtp8程度，与栅极电位是接地电位VSS附近的电位时相比、PMOS晶体管831的驱动能力变小。
这里，输入节点通过NMOS晶体管电路(图中未示出)接地，通过PMOS晶体管电路(图中未示出)连接到电源上。当输入信号V1是“L”时，该NMOS晶体管电路导通，该PMOS晶体管电路断开。设图8的电路的输入节点和地线之间的该NMOS晶体管电路的电阻值为rn8，输入节点和电源之间的该PMOS晶体管电路的电阻值为Rp8，当接地电位VSS＝0时，输入节点的电位成为VINL＝VDD*rn8/(Rp8+rn8)。
这时，电流从输入节点经由NMOS晶体管806、808流到地线。用NMOS晶体管806的截止时的源极-漏极间的电阻值R806、NMOS晶体管808导通时的源极-漏极间的电阻值r808，节点N83的电位表示为VINL*(r808/(R806+r808)。该电位比输入节点的电位VINL仅低VINL*(R806/(R806+r808))。
由于能够使电阻值R806成为比电阻值r808还大的电阻值，与将NMOS晶体管832的栅极直接连接到输入节点上的情况相比，能够使该晶体管的栅极的电位更接近接地电位VSS的电位。由此，能够减少NMOS晶体管832的亚阈值电流。于是，由于NMOS晶体管832的源极-漏极间的电阻变大，能够使输出信号V8的电位更接近电源电位VDD。即，能够实现DC噪音少的输出。
其次，说明输入信号V1是“H”情况下的动作。输入节点的电位为电源电位VDD附近的电位。由于NMOS晶体管806导通，电荷从输入节点流入节点N83，节点N83的电位成为比输入节点的电位低NMOS晶体管806的阈值电压Vtn8程度的电位。另一方面，PMOS晶体管805截止。还有，由于倒相器840的输出节点为“L”，PMOS晶体管807导通，NMOS晶体管808截止。由此，节点N82由PMOS晶体管807被充电，为电源电位VDD附近的电位。
由于节点N82、N83的任何一个逻辑电平都是“H”，PMOS晶体管831截止，NMOS晶体管832导通，输出信号V8为“L”。由于NMOS晶体管832的栅极电位比输入节点的电位低NMOS晶体管806的阈值电压Vtn8程度，与栅极电位是电源电位VDD附近的电位时相比，驱动能力变小。
与输入信号V1是“L”的情况相同，输入节点通过NMOS晶体管电路接地，通过PMOS晶体管连接电源。当输入信号V1是“H”时，该NMOS晶体管电路断开，该PMOS晶体管电路导通。设图8的电路的输入节点和地线之间的该NMOS晶体管电路的电阻值为Rn8，输入节点和电源之间的PMOS晶体管电路的电阻值为rp8，当接地电位VSS＝0时，输入节点的电位为VINH＝VDD*Rn8/(rp8+Rn8)。
这时，电流从电源经由PMOS晶体管807、805流到输入节点。用PMOS晶体管805截止时的源极-漏极间的电阻值R805，PMOS晶体管807导通时的源极-漏极间的电阻值r807时，节点N82的电位比输入节点的电位VINH仅高(VDD-VINH)*(R805/(R805+r807))。
由于能够使电阻值R805成为比电阻值r807还大的电阻值，与将PMOS晶体管831的栅极直接连接到输入节点上的情况相比，能够使该晶体管的栅极电位更接近电源电位VDD。由此，能够减少PMOS晶体管831的亚阈值电流。于是，由于PMOS晶体管831的源极-漏极间的电阻变大，能够使输出信号V8的电位更接近接地电位VSS。即，能够实现DC噪音少的输出。
还有，当输入信号V1是“H”时，即使DC噪音重叠输入信号V1的电位下降，由于能够使节点N82的电位比输入节点的电位高，PMOS晶体管831能够保持截止状态。还有，当输入信号V1是“L”时，即使DC噪音重叠输入信号V1的电位上升，由于能够使节点N83的电位比输入节点的电位还低，能够保持NMOS晶体管832的截止状态。
这样，采用图8的电路，由于能够减少当输出信号V8为“L”情况下为截止的PMOS晶体管831及输出信号V8成为“H”情况下为截止的NMOS晶体管832的亚阈值电流，能够使重叠在输出信号上的DC噪音，即、对规定的逻辑电平的输出信号的漂移变小。还有，即使在输入信号上包含DC噪音的情况下，也能够输出DC噪音少的信号。因此，能够提供比以往的动态电路在输出电路中的漏泄电流少、耐DC噪音强的半导体集成电路。
此外，在图8中，也可以不具备NMOS晶体管806及808，将NMOS晶体管832的栅极连接到输入节点上。这种情况下，能够减少PMOS晶体管831的亚阈值电流。
还有，在图8中，也可以不具备PMOS晶体管805及807，将PMOS晶体管831的栅极连接到输入节点上。这种情况下，能够减少NMOS晶体管832的亚阈值电流。
还有，作为电阻元件，就使用将栅极及漏极连接在输入节点上、将源极连接在节点N82上的PMOS晶体管805的情况作了说明。同样地，也可以使用当输入节点的电位是电源电位VDD附近的电位，即、“H”时成为高电阻状态，当该节点的电位是接地电位附近的电位，即、是“L”时成为低电阻状态那样的元件代替PMOS晶体管805。
还有，作为电阻元件，就使用将栅极及漏极连接在输入节点上，将源极连接在节点N83上的NMOS晶体管806的情况作了说明。同样地，也可以使用当输入节点的电位是电源电位VDD附近的电位，即是“H”时成为低电阻状态，当该节点的电位是接地电位VSS附近的电位，即是“L”时成为高电阻状态那样的元件代替NMOS晶体管806。
(第9实施方式)图8的半导体集成电路，当输出为“H”时，虽然将节点N82放电，但是由于经由PMOS晶体管805放电、与现有的电路相比延迟时间增大了。还有，由于PMOS晶体管831的栅极电位仅仅下降到比接地电位VSS高PMOS晶体管805的阈值电压Vtp8程度的电位，与栅极电位下降到接地电位VSS附近的电位的情况相比，PMOS晶体管831的驱动能力减小。
同样地，图8的半导体集成电路，当输出为“L”时，虽然对节点N83充电，由于是经由NMOS晶体管806充电，与现有的电路相比延迟时间增大了。还有，由于NMOS晶体管832的栅极电位仅仅上升到比电源电位VDD低NMOS晶体管806的阈值电压Vtn8程度的电位上，与栅极电位上升到电源电位VDD附近的电位的情况相比，NMOS晶体管832的驱动能力减小。
在本实施方式中，说明改善这一点的半导体集成电路。图9是与本发明的第9实施方式相关的半导体集成电路的电路图。图9的半导体集成电路是在图8的半导体集成电路中进一步具备PMOS晶体管913和NMOS晶体管914。
在图9中，PMOS晶体管905、907、931分别与图8的PMOS晶体管805、807、831相同。NMOS晶体管906、908、932及倒相器940分别与图8的NMOS晶体管806、808、832及倒相器840相同。还有，第1及第2节点N92、N93分别与图8的节点N82、N83对应。PMOS晶体管905及NMOS晶体管906作为电阻元件动作。
在PMOS晶体管913的源极上给予电源电位VDD，漏极连接在图9的电路的输出节点的PMOS晶体管931的漏极上，栅极连接在输入节点上。当输入节点是接地电位VSS附近的电位(即、“L”)时，PMOS晶体管913将图9的电路的输出信号V9驱动到“H”。
在NMOS晶体管914的源极上给予接地电位VSS，漏极连接在图9的电路的输出节点的PMOS晶体管931的漏极上，栅极连接在输入节点上。当输入节点是电源电位VDD附近的电位(即、“H”)时，NMOS晶体管914将图9的电路的输出信号V9驱动为“L”。
其次，说明图9的半导体集成电路的动作。当输入信号V1是“L”的情况下，输入节点的电位成为接地电位VSS附近的电位。与图8的情况相同，节点N92被放电到比输入节点高PMOS晶体管905的阈值电压Vtp9程度的电位上。
节点N92由PMOS晶体管905放电需要时间。还有，PMOS晶体管913的栅极电位虽然下降到接地电位VSS附近的电位，但是PMOS晶体管931的栅极电位仅仅下降到比它高PMOS晶体管905的阈值电压Vtp9程度的电位上。由此，当输入节点被放电到接地电位VSS附近的电位时，首先最初PMOS晶体管913导通、将图9的电路的输出节点驱动到“H”，然后，PMOS晶体管931导通，将输出节点驱动到“H”。即，由于如图9的电路所示那样具备PMOS晶体管913，当输出信号V9变化到“H”时，动作加快，能够削减从评价期间开始到输出信号变化的延迟时间。
当输入信号VI是“H”的情况下，输入节点的电位成为电源电位VDD附近的电位。节点N93被充电到比输入节点低NMOS晶体管906的阈值电压Vtn9程度的电位上。
节点N93由NMOS晶体管906充电需要时间，还有，虽然NMOS晶体管914的栅极电位上升到电源电位VDD附近的电位，但是NMOS晶体管932的栅极电位仅上升到比它低NMOS晶体管906的阈值电压Vtn9程度的电位上。由此，当输入节点被充电到电源电位VDD附近的电位时，首先最初NMOS晶体管914导通、将图9的电路的输出节点驱动到“L”，然后，NMOS晶体管932导通，将输出节点驱动到“L”。即，如图9的电路所示那样由于具备NMOS晶体管914，输出信号V9变化到“L”时的动作加快，能够削减从评价期间开始到输出信号变化的延迟时间。
此外，也可以不具备倒相器940，在PMOS晶体管907及NMOS晶体管908的栅极上给予输出信号V9。
(第10实施方式)图10是与本发明的第10实施方式相关的半导体集成电路的电路图。图10的半导体集成电路是在图8的半导体集成电路中具备2个不具备输出电路830那样的电路(将这些电路分别称为第1及第2静态电路)和输出电路1030。
在图10中，PMOS晶体管1005、1007、1031分别与图8中的PMOS晶体管805、807、831相同。NMOS晶体管1006、1008、1032分别与图8中的NMOS晶体管806、808、832相同。还有，第1及第2节点N102、N103分别与图8的节点N82、N83对应。第3及第4节点N107、N108分别与图8中的节点N82、N83对应。
PMOS晶体管1055、1057、1081及倒相器790分别与PMOS晶体管805、807、831及倒相器840相同。NMOS晶体管1056、1058、1082分别与图8的NMOS晶体管806、808、832相同。PMOS晶体管1005、1006、1055、1056作为电阻元件动作。
输出电路1030具备PMOS晶体管1031、1081和NMOS晶体管1032、1082。第1静态电路的输出的节点N102、N103分别连接在PMOS晶体管1031、NMOS晶体管1032的栅极上。第2静态电路的输出的节点N107、N108分别连接在PMOS晶体管1081、NMOS晶体管1082的栅极上。PMOS晶体管1031、1081的源极连接在电源上、漏极连接在NMOS晶体管1032的漏极上。NMOS晶体管1032的源极连接在NMOS晶体管1082的漏极上。NMOS晶体管1082的源极接地。PMOS晶体管1031、1081的漏极成为图10的半导体集成电路的输出节点。这样，PMOS晶体管1031、1081和NMOS晶体管1032、1082构成一个逻辑电路。
在第1及第2静态电路上，分别输入输入信号VI1、VI2。由于节点N102和N103的逻辑电平相等，节点N107和N108的逻辑电平相等，可以说输出电路1030求出第1静态电路的输出和第2静态电路的输出之间的NAND运算的结果并输出。由于第1及第2静态电路任何一个都输出与输入的信号相同逻辑电平的信号，图10的半导体集成电路输出输入信号VI1、VI2间的NAND运算结果。
第1及第2静态电路的动作与图8的半导体集成电路的情况相同。即、当输入信号VI1是“H”时，能够使PMOS晶体管1031的栅极电位比输入信号的电位高，成为接近电源电位VDD的电位。还有，当输入信号VI2是“H”时，能够使PMOS晶体管1081的栅极电位比输入信号VI2的电位高。由此，当必须使输出信号V10为“L”时，能够使输出信号V10比不具备PMOS晶体管1005或者1055的情况更接近接地电位VSS。
同样地，当输入信号VI1是“L”时，能够使NMOS晶体管1032的栅极电位比输入信号VI1的电位更低，成为接地电位VSS附近的电位。还有，当输入信号VI2是“L”时，能够使NMOS晶体管1082的栅极电位比输入信号VI2的电位更低。由此，在必须使输出信号V10成为“H”时，能够使输出信号V10比不具备NMOS晶体管1006或者1056的情况下更接近电源电位VDD。
这样，采用图10的电路，当输出信号V10成为“L”的情况下，由于能够削减为截止的PMOS晶体管1031、1081的亚阈值电流，能够减小重叠在输出信号上的DC噪音，即、减小输出信号对规定的逻辑电平的漂移。因此，即使在图10所示那样的具有复杂输出电路的半导体集成电路中，也能够提供在输出电路中的漏泄电流少、耐DC噪音强的半导体集成电路。
此外，就输出电路是NAND电路的情况进行了说明，但是，输出电路也可以是NOR电路等其它的逻辑电路或者是将多个逻辑电路组合起来的电路。
还有，在以上的各实施方式中，也可以将所有的晶体管的导电类型及信号的逻辑颠倒过来。即、在图1～图10中，也可以将所有的PMOS晶体管变更成NMOS晶体管，将所有的NMOS晶体管变更成PMOS晶体管，将电源电位VDD和接地电位VSS改换，将所有的信号的逻辑反转构成。这时，将低逻辑电平作为第1逻辑电平、高逻辑电平作为第2逻辑电平。
还有，也可以用MOS晶体管以外的晶体管等的器件代替MOS晶体管。
还有，虽然就使用PMOS晶体管作为第1电阻元件、用NMOS晶体管作为第2电阻元件的情况进行了说明，但是不是仅限于此。即，只要是2个端子间的电位差大的时候端子间成为低电阻、电位差小的时候端子间成为高电阻那样的元件，也可以用作这些电阻元件。
还有，在第1～第7实施方式中，就输入电路具备并联连接的2个NMOS晶体管、根据2个输入信号VI1、VI2的逻辑和变化第1节点的电位的情况进行了说明，输入电路的结构也可以是实现这些以外的逻辑运算的结构。即、也可以是输入信号数比2个多，根据多个输入信号的逻辑积或者不同逻辑积间的逻辑和等变化第1节点的电位。
(发明效果)如上所述，根据本发明，即使在输入信号上包含DC噪音的情况下，也能够得到输出DC噪音少的信号的半导体集成电路。因此，即使将电路多个串联连接，也能够使电路不放大DC噪音，没有电路误动作产生。
还有，在动态电路中，由于即使在输入时钟信号停止时、也能够减少输出电路的漏泄电流，也能够抑制待机时的电路全部的电力消耗。
权利要求
1.一种半导体集成电路，其特征在于具备根据时钟信号使第1节点成为第1逻辑电平的第1晶体管；根据输入信号使所述第1节点成为与所述第1逻辑电平不同的第2逻辑电平的输入电路；当所述第1节点为所述第1逻辑电平时，使第2节点为所述第1逻辑电平的第2晶体管；连接在所述第1节点和所述第2节点之间、当所述第1节点是所述第1逻辑电平时电阻值变大，是所述第2逻辑电平时电阻值变小的第1电阻元件；以所述第2节点作为输入，控制是否使输出节点成为所述第1逻辑电平的第1驱动晶体管；以与所述第1节点同一逻辑电平的信号作为输入，控制是否使所述输出节点成为所述第2逻辑电平的第2驱动晶体管。
2.根据权利要求1所述的半导体集成电路，其特征在于所述第2晶体管根据所述时钟信号使所述第2节点成为所述第1逻辑电平。
3.根据权利要求1所述的半导体集成电路，其特征在于进一步具备将所述第1节点的逻辑电平反转输出的倒相器；所述第2晶体管以所述倒相器的输出信号作为输入，当所述第1节点是所述第1逻辑电平时使所述第2节点成为所述第1逻辑电平。
4.根据权利要求1所述的半导体集成电路，其特征在于进一步具备以所述输出节点作为输入，当所述输出节点是所述第2逻辑电平时使所述第2节点成为所述第1逻辑电平的第3晶体管。
5.根据权利要求1所述的半导体集成电路，其特征在于进一步具备以所述输出节点作为输入，当所述输出节点是所述第2逻辑电平时使所述第1节点成为所述第1逻辑电平的第3晶体管。
6.根据权利要求1所述的半导体集成电路，其特征在于进一步具备将所述第1节点的逻辑电平反转输出的倒相器、和以所述倒相器的输出信号作为输入、当所述第1节点是所述第1逻辑电平时维持所述第1节点的逻辑电平那样工作的第3晶体管。
7.根据权利要求1所述的半导体集成电路，其特征在于进一步具备以所述第1节点作为输入，控制是否使输出节点为所述第1逻辑电平的第3驱动晶体管。
8.根据权利要求1所述的半导体集成电路，其特征在于所述第1电阻元件是连接在栅极-漏极之间的晶体管。
9.根据权利要求1所述的半导体集成电路，其特征在于进一步具备将所述第1节点的逻辑电平反转输出的倒相器；以所述倒相器的输出信号作为输入，当所述第1节点是所述第2逻辑电平时使第3节点成为所述第2逻辑电平的第3晶体管；连接在所述第1节点和所述第3节点之间，当所述第1节点是所述第1逻辑电平时电阻值变小，是所述第2逻辑电平时电阻值变大的第2电阻元件；所述第2驱动晶体管以所述第3节点作为输入。
10.根据权利要求9所述的半导体集成电路，其特征在于进一步具备以所述第1节点作为输入，控制是否使输出节点成为所述第2逻辑电平的第3驱动晶体管。
11.根据权利要求9所述的半导体集成电路，其特征在于所述第2电阻元件是连接在栅极和漏极之间的晶体管。
12.根据权利要求1所述的半导体集成电路，其特征在于进一步具备以所述时钟信号作为输入，与所述输入电路串联连接，当所述时钟信号是所述第1逻辑电平时导通的第3晶体管。
13.根据权利要求1所述的半导体集成电路，其特征在于所述第1逻辑电平是高逻辑电平，所述第2逻辑电平是低逻辑电平。
14.根据权利要求1所述的半导体集成电路，其特征在于所述第1逻辑电平是低逻辑电平，所述第2逻辑电平是高逻辑电平。
15.一种半导体集成电路，其特征在于具备多个根据权利要求1所述的半导体集成电路，所述多个半导体集成电路的所述第1及第2驱动晶体管构成一个逻辑电路。
16.一种半导体集成电路，其特征在于具备当输入节点是第1逻辑电平时使第1节点成为所述第1逻辑电平的第1晶体管；连接在所述输入节点和所述第1节点之间、当所述输入节点是所述第1逻辑电平时电阻值变大、是与所述第1逻辑电平不同的第2逻辑电平时电阻值变小的第1电阻元件；以所述第1节点作为输入，控制是否使输出节点成为所述第1逻辑电平的第1驱动晶体管；以与所述输入节点同一逻辑电平的信号作为输入，控制是否使所述输出节点成为所述第2逻辑电平的第2驱动晶体管。
17.根据权利要求16所述的半导体集成电路，其特征在于进一步具备将所述输入节点的逻辑电平反转、输出的倒相器，所述第1晶体管以所述倒相器的输出信号作为输入，当所述输入节点是所述第1逻辑电平时使所述第1节点成为所述第1逻辑电平。
18.根据权利要求16所述的半导体集成电路，其特征在于进一步具备以所述输入节点作为输入，控制是否使所述输出节点成为所述第1逻辑电平的第3驱动晶体管。
19.根据权利要求16所述的半导体集成电路，其特征在于所述第1电阻元件是连接在栅极和漏极之间的晶体管。
20.根据权利要求16所述的半导体集成电路，其特征在于进一步具备将所述输入节点的逻辑电平反转、输出的倒相器；以所述倒相器的输出信号作为输入，当所述输入节点是所述第2逻辑电平时使第2节点成为所述第2逻辑电平的第2晶体管；连接在所述输入节点和所述第2节点之间，当所述输入节点是所述第1逻辑电平时电阻值变小、是所述第2逻辑电平时电阻值变大的第2电阻元件；所述第2驱动晶体管以所述第2节点作为输入。
21.根据权利要求20所述的半导体集成电路，其特征在于进一步具备以所述输入节点作为输入，控制是否使所述输出节点成为所述第2逻辑电平的第3驱动晶体管。
22.根据权利要求20所述的半导体集成电路，其特征在于所述第2电阻元件是连接在栅极和漏极之间的晶体管。
23.根据权利要求16所述的半导体集成电路，其特征在于所述第1逻辑电平是高逻辑电平，所述第2逻辑电平是低逻辑电平。
24.根据权利要求16所述的半导体集成电路，其特征在于所述第1逻辑电平是低逻辑电平，所述第2逻辑电平是高逻辑电平。
25.一种半导体集成电路，其特征在于具备多个根据权利要求16所述的半导体集成电路，所述多个半导体集成电路的所述第1及第2驱动晶体管构成一个逻辑电路。
全文摘要
本发明提供一种半导体集成电路。该半导体集成电路具备根据时钟信号使第1节点成为第1逻辑电平的第1晶体管；根据输入信号使所述第1节点成为与第1逻辑电平不同的第2逻辑电平的输入电路；当所述第1节点为第1逻辑电平时使所述第2节点为第1逻辑电平的第2晶体管；连接在所述第1节点和所述第2节点之间，当所述第1节点是第1逻辑电平时电阻值变大、是第2逻辑电平时电阻值变小的电阻元件；以所述第2节点作为输入，控制是否使输出节点成为第1逻辑电平的第1驱动晶体管；以与所述第1节点同一逻辑电平的信号作为输入，控制是否使所述输出节点成为第2逻辑电平的第2驱动晶体管。该半导体集成电路可输出DC噪音少的信号。
文档编号H03K19/096GK1428935SQ0216045
公开日2003年7月9日 申请日期2002年12月30日 优先权日2001年12月28日
发明者井上源一郎, 矢野纯一 申请人:松下电器产业株式会社