专利名称：一种并行级联码的编译码方法
技术领域：
本发明涉及数字通信系统中的纠错编译码方法，更具体的说，涉及在第三代移动通信系统中的的并行级联码(Turbo Code简称TC)的编译码方法。
香农(shannon)信息论指出，在有噪声的信道上使用分组纠错编码或卷积码等时，只有当分组长度或卷积编码的约束长度n趋于无穷大时，纠错编码的性能才能接近香农的理论极限，如利用随机码平均性能可以达到理论值，但实际上却很难实现。最常用的译码方法是极大似然算法(ML Maximum Likelihood)，但该算法的复杂性却随n的增加而指数增加，直到实际上不可能实现的程度。因此很久以来人们一直在寻找码率接近香农理论值，误码率小，译码复杂度低的好码，并提出了许多构造好码的方法。1993年Berrou等人提出的并行级联码实际上是前人工作的巧妙综合和发展，最初的报告成果表明其译码性能可以接近香农理论值，如利用两个码率为1/2的卷积码并行级联而成的并行级联码，在信噪比为0.7dB时，误比特率可达10-5，许多理论和实际的应用，表明并行级联码确实提供了构造好码的途径，因此并行级联码很快成为国际信息论和编码理论界的研究热点，并试图应用到各种通信系统中。
在第三代移动通信系统中，包括WCDMA，码分多址(CDMA2000 CodeDivision Multiple Access)，时分方式的同步码分多址(TD-SCDMA TimeDivision-Synchronization Code Division Multiple Access)系统都采用并行级联码(Turbo Code)作为数据信道的编译码方式，并行级联码译码性能明显优于卷积码，分组越长，性能提高越明显，非常适合于数据信道大分组的编译码。但现有的并行级联码编译码方法还存在两个明显的缺点1、由于译码采用的是迭代算法，译码算法复杂，现有编译码方法中译码器的时延长、速度慢；2、在低信噪比下，现有编译码方法的译码效果不稳定，常出现迭代失败或译码性能差的情况。
本发明的主要思想是在现有并行级联码编译码方法的基础上，在发送端的信息比特流中插入已知比特，并在接收端通过利用已知插入比特信号极高的能量，来提高译码的性能。
本发明的技术方案如下一种并行级联码的编译码方法，包括如下步骤第一步 在发送端的信息比特流中插入一定比例的已知比特；第二步 并行级联编码器将已含有插入比特信息的比特码流进行编码；第三步 删除编码后的比特码流中的已知插入比特；第四步 以一定的编码速率通过信道进行传送；第五步 对接收到的码流在已知位置上恢复插入赋予适当能量的比特；第六步 并行级联译码器对恢复插入比特的码流进行译码。
其中第一步中的已知比特为全“1”、全“0”或者“0”、“1”交替的比特流。
第四步中一定的编码速率可以采用1/3编码速率，也可以采用1/2或1/4编码速率。
第一步中在发送端的信息比特流中插入一定比例的已知比特是通过复用器实现的。第五步中对接收到的码流在已知位置上恢复插入赋予适当能量的比特是通过解复用器实现的。
第四步中的信道可以是高斯信道、瑞利衰落信道，车载信道和室内信道。
第一步中插入一定比例的已知比特的比例范围为1/3～/9之间。
第五步中的赋予适当能量的比特采用的插入比特功率为10dB。
本发明在现有并行级联码编译码方法的基础上，在发送端的信息比特流中插入已知比特，在接收端通过利用已知插入比特信号极高的能量，大大提高了译码大性能。采用本发明提出的编译码方可以明显减小迭代次数，减少译码器的时延，提高译码的速度；同时还提高了译码器的稳定性，使得在低信噪比的情况下译码器仍能保持稳定的译码性能，因此本发明在第三代移动通信系统中有良好的应用前景。
图1是现有并行级联码编码器的原理框图。如图1所示，现有并行级联码编码器由并行的两个递归卷积编码器101、102及在第二递归卷积编码器前的交织器103(称为“Turbo interleaver″)组成。这两个递归卷积编码器称为并行级联码的组成编码器，信息比特由这两个编码器编码，第一个递归卷积编码器101按照输入原始顺序编码，第二个递归卷积编码器102按照交织器103改变顺序后的信息比特顺序编码。根据所设定的码率，分别从原信息比特和两个递归卷积编码器的奇偶位输出。结合图1进行进一步说明系统码从X端输出，递归卷积编码器101输出校验码Y1，原始信息比特经过交织器103后，打乱了次序，经过递归卷积编码器102后输出校验码Y2。可以看出经过并行级联码编码器后，信息比特增加了2倍的冗余校验比特，编码速率为1/3。并行级联码可以有更高的编码速率，可以通过增加递归卷积编码器和交织器的数量来增加冗余比特来提高译码性能。
图2是现有并行级联码译码器的原理框图。如图2所示，并行级联码译码器由第一译码器201、交织器202、第二译码器203、解交织器204、解交织器205、和交织器206组成。其工作过程如下第一个组成码的系统和奇偶比特软判决(最大似然)信息Y1输入到第一译码器201，第一译码器将更新后的软判决似然值经过交织器202后送入第二译码器203。另外，第二译码器还接收经过交织器206后的原始信息比特X，以及相应于奇偶比特信道软判决信息Y2。更新过的似然信息，从第二译码器203的软判决输出，经过解交织器205反馈到第一译码器，然后重复此过程。此过程可重复任意多次，但在实际应用中只需要有限几次循环就可以，过多的迭代有时反而会造成输出饱和。最后一级经过解交织器204后进行硬判决输出。
图3是本发明提出的编译码方法的流程图。如图3所示，本发明提出的编译码方法包括下列步骤1、插入已知比特。在发送端的信息比特流中插入一定比例的已知比特，插入比特可以是全“1”、全“0”，或者交替插入“1”、“0”，这个插入过程可以通过一个复用器根据一定的比例进行。此时，插入了一定比例的已知比特点比特码流为301。2、并行级联编码，并行级联编码器将已含有插入比特信息的比特码流301进行编码。经过编码后的比特码流为302。3、删除插入比特，即删除编码后的比特码流302中的已知插入比特。删除插入比特后的码流为303。4、通过信道传送，以一定的编码速率通过信道进行传送。这里的编码速率可以采用1/3编码速率，也可以采用1/2或1/4编码速率；进行传送到信道可以是高斯信道、瑞利衰落信道，车载信道或室内信道，此处所述的高斯信道为纯噪声信道，瑞利衰落信道为无线多径衰落信道，车载信道和室内信道是典型的衰落信道测试环境。5、恢复插入适当能量的比特。对接收到的码流303在已知位置上恢复插入赋予适当能量的比特，这一步可以通过一个解复用器来完成。恢复插入适当能量的比特的比特码流为304。6、并行级联译码，并行级联译码器对恢复插入比特的码流304进行译码。并行级联码采用的是迭代译码算法，通常采用的是BCJR(Bahl，Cocke，Jelinek and Rajiv Algorithm)和MAP(Maximum a posteriori)算法。迭代译码算法的基本原理是译码算法不仅与需要译码的比特位附近的软判决信息有关，而且与整个译码分组都有关系，所以因为插入比特被赋予了极高的能量可以分配到每个译码位置上，从而提高了整个编码分组的译码性能，因此采用插入已知比特道方法可以在不明显增加冗余比特的情况下明显提高并行级联码的编译码性能。
图4是当采用1/3编码速率时，比特码流在处理流程中的变化示意图。如图4所示，图4-a表示的是比特码流301的示意图，在信息比特流中均匀插入了部分已知比特。图4-b表示的是比特码流302的示意图，信息比特和已知的插入比特都进行了编码，成为编码速率为1/3的系统码和校验码的码流。图4-c表示的是比特码流303的示意图，虚线部分的插入比特被删除以减小冗余提高编码的效率。图4-d表示的是比特码流304的示意图，对接收到的码流303在已知位置上恢复插入比特，并赋予很高的能量，随后进入译码器进行正常的译码。
图5是在不同分组长度下，采用本发明提出的方法的译码性能与传统编译码方法下译码性能的比较示意图。如图5所示，因为并行级联码采用的是迭代逐比特译码方法，分组长度越长，译码性能越好。图5是要观察在不同分组长度下的插入比特性能，信息比特的分组长度有三种，100，800和4800。插入比特比例为1/9，即9个信息比特插入一个已知比特。从图中可看出，分组越长，本发明提出的编译码方法的译码性能越好，当分组长度N＝4800时，性能提高有1.7dB；而N＝800时，性能提高有1.0dB；N＝100时，性能提高只有0.7dB，说明插入比特方法对较长的分组作用更大。
图6是在不同的插入比特功率赋值的情况下，采用本发明提出的编译码方法的译码性能与传统编译码方法下译码性能的比较示意图。如图6所示，当对插入比特功率赋值增加时，本发明提出的方法的译码性能提高趋于饱和，在图6中，插入比特功率与信息比特比较，取了四种功率，0dB 6dB，9.5dB，19.5dB，从图6中可以看出，当提高功率达到9.5dB时，性能提高已经极为有限，与19.5dB比较，只有0.2dB的差别，由此看出，选择10dB左右的功率提升比较合理。
图7是在不同插入比特比例下，采用本发明提出的方法的译码性能与传统编译码方法下译码性能的比较示意图。如图7所示，本发明提出的编译码方法的译码性能随着插入比特比例的增加而逐渐达到饱和，主要原因在于插入比特比例增加，冗余比特也增加，所以编码速率在减小，在相同编码速率下，性能提升有限。从图7可看出，插入比特比例1/3的性能反而不如插入比例1/9的性能，由此可见插入比特比例选择在1/3到1/9之间是比较合适的。
权利要求
1.一种并行级联码的编译码方法，其特征在于包括如下步骤第一步 在发送端的信息比特流中插入一定比例的已知比特；第二步 并行级联编码器将已含有插入比特信息的比特码流进行编码；第三步 删除编码后的比特码流中的已知插入比特；第四步 以一定的编码速率通过信道进行传送；第五步 对接收到的码流在已知位置上恢复插入赋予适当能量的比特；第六步 并行级联译码器对恢复插入比特的码流进行译码。
2.如权利要求1所述的一种并行级联码的编译码方法，其特征在于所述第一步中的已知比特为全“1”、全“0”或者“0”、“1”交替的比特流。
3.如权利要求1所述的一种并行级联码的编译码方法，其特征在于所述第四步中一定的编码速率可以采用1/3编码速率，也可以采用1/2或1/4编码速率。
4.如权利要求1所述的一种并行级联码的编译码方法，其特征在于所述第一步中在发送端的信息比特流中插入一定比例的已知比特是通过复用器实现的。
5.如权利要求1所述的一种并行级联码的编译码方法，其特征在于所述第五步中对接收到的码流在已知位置上恢复插入赋予适当能量的比特是通过解复用器实现的。
6.如权利要求1所述的一种并行级联码的编译码方法，其特征在于所述第四步中的信道可以是高斯信道、瑞利衰落信道，车载信道或室内信道。
7.如权利要求1所述的一种并行级联码的编译码方法，其特征在于所述第一步中插入一定比例的已知比特的比例范围为1/3～1/9之间。
8.如权利要求1所述的一种并行级联码的编译码方法，其特征在于所述第五步中的赋予适当能量的比特采用的插入比特功率为10dB。
全文摘要
本发明提出了一种并行级联码的编译码方法,其思想是在发送端的信息比特流中插入已知比特,并在接收端通过利用已知插入比特信号极高的能量,来提高译码的性能。该方法的步骤如下:1.插入已知比特；2.并行级联编码；3.删除插入比特；4.通过信道传送；5.恢复插入适当能量的比特；6.并行级联译码。采用本发明提出的编译码方可以明显减小迭代次数,减少译码器的时延,提高译码的速度；同时还提高了译码器的稳定性,使得在低信噪比的情况下译码器仍能保持稳定的译码性能。
文档编号H03M13/31GK1423421SQ01139028
公开日2003年6月11日 申请日期2001年11月30日 优先权日2001年11月30日
发明者孙毅 申请人:深圳市中兴通讯股份有限公司上海第二研究所