专利名称：多速率转发器系统和芯片组的利记博彩app
技术领域：
本发明涉及多速率转发器系统和电路，所述电路支持在标称速率下和根据一种或多种标准通信协议的传输网络速率的串行数据流的接收和发送，其中所述通信协议是诸如SDH STM-1/STM-4/STM-16/STM-64和1.250Gbit/s的千兆比特以太网。多速率转发器电路可以包括实现高速光网络应用中前端的芯片组，从而提供高速线路接口和标准系统控制器之间的互连。这些系统控制器可以基于CMOS专用集成电路(ASIC)技术或者基于FPGA(现场可编程门阵列)技术，因此无法直接连接和支持常常需要的高速线路接口的Gbit/s操作。
在某些应用中，还期望能够以增加的比特率或按技术标准ITU-TG.975中定义的传输网络比特率来接收和发送数据流。根据该标准，可以以这样的传输网络比特率来接收和发送数据流，该传输网络比特率被定义为比相关通信协议的标称比特率高奇数比率因数的比特率。因此，可以在乘以换算比如15/14、16/15 32/31等的标称比特率下发送和/或接收数据。因此，任何标称比特率可以具有一种或几种对应的传输网络比特率。
如果所采用的通信协议的标称比特率是2.488Gbit/s，即针对STM-16的情况，则芯片组和转发器系统必须能够以在相应的2.666Gbit/s和2.568Gbit/s的传输网络比特率下的速率接收和发送数据，从而分别支持15/14和32/31传输网络比特率。利用传输网络比特率提供的开销数据可用于系统级服务目的、如监视网络节点之间的数据流的误码率和/或利用根据ITU-T G.975的前向纠错方案纠正误码。开销数据还可用于将属于网络运营者的专用数据与网络节点间的普通传输流数据一起发送。此外，常常要求芯片组和转发器系统能够支持以几种不同通信协议如SDH STM-1、STM-4、STM-16和STM-64等的标称比特率接收/发送数据流。
因此，希望提供一种最好为芯片组形式的单一转发器电路和相应的转发器系统，它们都支持多速率数据流的接收/发送，还支持在各个所选的标称比特率下的一种或多种传输网络比特率。
根据本发明的一个方面，提供一种多速率转发器系统，它能够以标称比特率或相应的传输网络比特率接收输入数据流，其中输出串行数据流或输出数据流的比特率可独立地选择为或者标称比特率或者所述传输网络比特率。
时钟和数据恢复(CDR)电路，它适合于以标称比特率或相应的传输网络比特率接收输入串行数据流，所述CDR电路适合于根据所述输入串行数据流导出时钟信号和数据信号，以及数据传送电路，它适合于在一个或多个数据传送信道上根据所述导出的数据信号产生输入数据信号，以及时钟传送电路，它适合于在接收机时钟线路上产生接收机时钟信号，以及参考时钟电路，它适合于根据与所述输入串行数据流相关的时钟信号为发送部分产生参考时钟信号，所述系统控制器包括系统数据接收装置、系统数据传送装置、系统数据处理装置和滑动缓冲器，所述系统数据接收装置适合于从所述一个或多个数据传送信道接收所述输入数据信号，从所述接收机时钟线路接收所述接收机时钟信号，并将所述输入数据信号提供给滑动缓冲器用于时钟域传送，以及所述系统数据处理装置适合于在所述滑动缓冲器中处理所述输入数据信号，它通过在所述输入数据信号中插入数据位和/或从所述输入数据信号中提取数据位和/或监视所述输入数据信号中的数据位，从而在一个或多个数据传送信道上生成送至所述系统数据传送装置的输出数据信号，以及所述系统数据传送装置适合于响应发射机时钟线路上提供的发射机时钟信号，将所述输出数据信号提供给所述发送部分，所述发送部分包括发射机锁相环(PLL)，它适合于接收和锁定所述参考时钟信号，并根据所述参考时钟信号产生输出时钟信号，发射机时钟电路，它适合于产生到所述系统数据传送装置的发射机时钟信号，
数据接收电路，它适合于从所述系统数据传送装置接收所述输出数据信号，并根据所述输出数据信号和所述输出时钟信号产生与所述输入串行数据流的比特率无关的所述标称比特率或相应的传输网络比特率的串行输出数据流。
在本说明书和权利要求书中，术语“标称比特率”指的是等于标准化通信协议的比特率的比特率。例如，如果本多速率转发器电路或系统适合于支持符合SDH STM-16的通信，则标称比特率等于2.488Gbit/s。术语“传输网络比特率”指的是相对于该数据流的对应标称比特率按一定换算比增加的数据流比特率。ITU-T G.975建议了若干与标称比特率相关的标准化传输网络比特率。根据此标准，传输网络比特率等于标称比特率乘以若干可选的奇数比率因数。根据本发明，系统控制器可以包括专有的微处理器或者市场上可买到的微处理器以及相关的逻辑电路。系统控制器还可以用ASIC来提供，它包括与定制设计的逻辑电路集成的完全专有的微处理器或者市场上可买到的嵌入式微处理器芯或内核。在某些应用中，最好部分地或完全地在FPGA技术中或其他可编程逻辑技术中提供该系统控制器，以便对该系统控制器的功能性进行快速原型设计/调试和/或高速再编程。负责从接收部分接收输入数据信号并将输出数据信号发送到所述发送部分的系统数据接收装置和系统数据传送装置可以各个数据总线的形式来实现，每个数据总线包括多个数据信道。对于适合于以多GHz区域内的输入和输出数据流的比特率运行的多速率转发器电路或芯片组，可能需要在中间将这些串行数据流转换为较低比特率的对应的多信道数据信号。为了正确地将数据流接到系统控制器的数据接收和数据传送装置，可能需要这种转换。或者，所述输入和输出数据信号可以单独或同时都通过各自的高速单一数据信道传到系统控制器或从其中传出。
在多信道数据总线被用于输入和输出数据信号的传递的情况中，16信道数据总线可以同时用于系统控制器和接收部分之间的数据传输以及系统控制器与发送部分之间的数据传输。但是，显然也可以采用任何其他实际数目的信道，如4、8、32、64等。因此，接收部分可以包括分用器电路，它与基于输入数据流的导出时钟信号的时钟信号同步地工作，接收所述导出数据信号以生成表示若干数据传输线路上的输入数据流的输入多信道数据信号。发送部分可包括适合于从系统数据传送装置接收表示输出数据信号的输出多信道数据信号的复用器电路，所述复用器电路适合于根据输出多信道数据信号和输出时钟信号生成串行输出数据流。
控制输入数据信号到系统数据接收装置的传送的接收机时钟信号最好与输入数据信号的信道的选择数目成比例地、从输入数据流的接收比特率按比例缩小。因此，如果所述输入数据流是以STM-16的2.488Gbit/s比特率接收的而且采用16信道输入数据信号，则接收机时钟信号最好选择为155.50MHz，以便在接收机时钟信号的每个时钟周期中，通过该数据总线传送16位的数据。
如果接收部分和/或发送部分是以分立集成电路的形式设置的，则降低输入和输出数据信号的比特率是特别有利的，因为分发和处理通过这类分立集成电路的I/O衬垫(pad)的这些多信道输入和输出数据信号被大大地简化。对于可拥有整个多速率转发器系统的印刷电路板上的信号处理来说，也确实如此。
系统控制器包括所谓的滑动缓冲器，它是用于时钟域传送和输入数据信号中各个数据位的处理/监视的存储区。特定的多速率转发器系统中所需的位处理一般取决于所考虑的特定系统的所需功能。如果多速率转发器系统位于通信网络的目的节点，可利用可用的传输网络比特率或增加的比特率来提供的开销数据可以从所述输入数据信号中提取。并且受到系统控制器的分析和/或纠错。传输流数据、即提取开销数据之后剩余的那些数据，可以作为输出数据流发送到该通信系统的下一个网络节点。在此情况中，输出数据流的比特率将按照输入数据流的换算比低于输入数据流的比特率。因此，对于32/31换算比的输入数据流来说，输出数据流的比特率为输入数据流的比特率的31/32倍，通常对应于特定标准通信协议的标称比特率。或者，该系统中可能会需要反向操作，以使输入数据流的比特率按该换算比小于输出数据流的比特率。此功能可能对于系统控制器适合于将开销数据插入标称速率的输入数据流中的应用是适合的。
另一个重要应用仅涉及监视输入数据流的各个数据位，通过计算诸如误码率和数据流的差错分布之类的统计特性来监视通信网络的工作或监视特定网络节点到网络节点连接或数据链路的工作。在这种应用中，输入和输出数据流都可以按照特定通信网络的运行在所选的传输网络比特率下接收/发送。最后，根据本发明，多速率转发器系统及电路还支持分别以特定通信协议的标称比特率接收和发送输入和输出数据流。从而，该系统及电路还能够作为不利用所支持的传输网络比特率功能的“简单”转发器系统和电路来工作。
参考时钟电路必须适合于在出现输入数据流且多速率转发器系统及电路在正常工作时、根据从输入数据流导出的时钟信号产生用于发送部分的参考时钟信号。发射机锁相环(PLL)适合于接收和锁定这个参考时钟信号，并根据该参考时钟信号生成输出时钟信号。因为在当前的环境中，所有相关的通信系统都基于完全同步的操作，所以该多速率转发器系统及电路提供互相同步的输入和输出数据流是必须遵循的。根据本发明，通过从输入数据流中提取或导出参考时钟信号并将该参考时钟信号转发到设在发送部分或芯片(其中以芯片组的形式提供所述多速率转发器电路)上的发射机PLL已经实现了这一点。从而在出现输入数据流的情况下，发射机PLL电路在正常工作期间被锁定到该参考时钟信号。输出时钟信号必须基于与该参考时钟信号同步的信号，以便提供完全同步的多速率转发器系统及电路。一个或多个分频器电路可插在据以导出输出时钟信号的发射机PLL输出信号与输出时钟信号之间，以便例如适当地换算符合通信网络的通信协议的输出数据流的比特率。
参考时钟电路可以包括与CDR电路提供的导出时钟信号耦合的一个或多个分频器。所述分频器可以安排成并联和/或级联到所述导出时钟信号，以便提供频率比导出时钟信号低的参考时钟信号。
发送部分的数据接收电路可以包括复用器，它适合于从系统控制器的系统数据传送装置接收多信道输出数据信号并产生串行输出数据流。或者，如果在单个线路上提供输出数据信号，则串行输出数据流可以直接基于这种输出数据信号，且可以省去复用器。发射机时钟信号通过发送部分施加到系统控制器，以便控制单信道或多信道输出数据信号从系统数据传送装置到发送部分的数据接收电路的传送。发射机时钟信号可以通过对输出时钟信号分频、或者对输出时钟信号进行任何能生成与输出时钟信号同步的发射机时钟信号的其他处理来提供。
根据本发明，输出数据流的比特率可以选择为标称比特率或传输网络比特率，与输入数据流的比特率无关。因此，输入数据信号和输出数据信号的比特率可以不同，即使对两种数据信号采用相同数目的输入和输出数据信号信道，如16或32。其结果是，接收机时钟信号与发射机时钟信号的时钟频率可能不同。这种不同可能例如存在于这样的应用中其中多速率转发器系统适合于接收以传输网络比特率提供的包括开销数据的输入数据流，而且系统控制器提取这些开销数据而仅传送传输流数据。这样，输出数据流包含的数据位比通过并且应该以标称比特率发送的输入数据流少。当系统控制器适合于将开销数据插入以标称比特率接收的输入数据流中时，相反的情况适用。
接收部分的CDR电路可以包括正常工作期间锁定到输入数据流的线路速率锁相环(PLL)。在本发明的这种实施例中，线路速率PLL包括压控振荡器(VCO)，它通过接收机线路分频器电路生成与第一相位检测器输入端子耦合的输出信号。第二相位检测器输入端子必须接收输入数据流，可任选地通过输入限制放大器来接收，而且表示各输入之间的相位差的相位检测器输出信号可提供给内部或外部环路滤波器。该环路滤波器定义PLL环路的一个或多个时间常数。设在线路速率PLL环路内的接收机线路分频器电路可以提供一个或多个接收机线路被除数。因此，可以通过选择对应于特定标称比特率的接收机线路被除数，将CDR电路调谐至输入数据流的该特定标称比特率。例如，如果把VCO设计成以大约2.488GHz的自由运行频率工作且CDR电路应该适合于接收例如622Mbit/s的标称比特率的输入数据流，则应该选择4作为接收机线路被除数。如果接收部分配有一组内部或外部选择引脚或端子，所述选择引脚或端子用作系统控制器和接收机线路分频器电路之间的可编程接口，则系统控制器可具有选择正确的接收机线路被除数的功能。
响应被分频后的VCO输出信号及其各个输入端上的线路速率信号的应用而生成的第一相位检测器输出信号可以按先前所述控制环路滤波器的充电，以便生成控制电压。这种控制电压可以反馈到VCO的输入端以控制VCO的实际振荡频率。使用这种基于PLL的CDR电路，使集成电路设计工程师可以方便地以常见方法模拟和控制该CDR电路的环路参数和抖动公差，并将其优化为输入数据流的任何特定信号特征。或者，CDR电路可以基于SAW(声表面波)谐振器类型的电路拓扑结构，其中利用SAW器件的高Q共振将CDR电路调谐至输入数据流的比特率。但是，比起基于PLL的CDR电路的情况中对抖动公差和抖动传递的控制，可能难以获得同等水平的灵活度。
输入数据流可以加在接收机芯片的单个端子或两个端子上，分别作为单端接或差分输入信号。最好，输入信号与一对差分输入端子耦合。
根据本发明的最佳实施例，发射机部分包括至少两个PLL。第一发射机PLL适合于接收和锁定到参考时钟信号，并生成第一发射机PLL输出信号，所述第一发射机PLL具有窄环路带宽，而第二发射机PLL与第一发射机PLL串联。第二发射机PLL最好适合于锁定到第一发射机PLL的输出信号，根据第一发射机PLL信号生成输出时钟信号。第二发射机PLL的环路带宽大大宽于第一发射机PLL的环路带宽。通过选择不同带宽的环路，在多速率转发器系统中，从输入数据流到输出数据流的抖动传递被第一发射机PLL有效地抑制，因为第一发射机PLL的环路所提供的输入数据流中调制的窄带低通滤波。此外，最好还通过选择宽的第二发射机PLL带宽和利用环路内的低噪声VCO电路，使第二发射机PLL的抖动生成减至最小。
第一发射机PLL可包括用作基于晶体的压控振荡器的VCXO电路或者第一发射机PLL内的简单基于非晶体的VCO电路。所制造的VCXO电路通常具有相当低的控制电压灵敏度，即，振荡频率对所加的控制电压相当不敏感，从而自动产生窄带宽的环路。对于以符合STM-16/STM-1通信标准的比特率工作的多速率转发器电路，无论采用基于晶体的还是基于非晶体的压控振荡器，环路带宽应该小于130kHz较好，小于80kHz更好，或者小于大约30kHz甚至最好。
为了有效地抑制第二发射机PLL中的抖动生成，第二发射机PLL的环路带宽必须大于200kHz，大于400kHz更好，或者大于约1MHz、如大约2MHz甚至更好。最好利用各个外部电容器设置环路各自的时间常数，使第一和第二发射机PLL的环路带宽可调整。在多速率转发器系统处于实际操作或实验室实验和原型测试/评估期间，外部电容器允许对多速率转发器系统的抖动性能进行直观实验微调。
标称比特率最好按照一定的换算比与传输网络比特率相关，使得传输网络比特率＝(M/N)*标称比特率；其中M/N为所述换算比，M和N是正整数且M＞N。
因此，本多速率转发器系统及电路还可以支持符合ITU-T G.975的传输网络比特率的奇数换算比因子，如15/14、16/15、32/31、33/32等。因此，M最好选择为M＝N+1，其中N是从由32、31、16、15、14构成的整数组中选择的。
为了支持多速率转发器系统及电路的接收部分和发送部分中的多个可独立选择的换算比，这些部分可包括各自的换算分频器电路，每个电路具有多个可选的换算被除数。根据本发明的这个实施例，接收部分的CDR电路包括接收机换算分频器电路，它适合于接收输入数据流的导出时钟信号，并且通过将导出时钟信号用可选的接收机换算被除数X分频，生成用于发送部分的参考时钟信号，所述接收机换算分频器电路包括第一组可选的换算被除数，X的各个值与特定的换算比相关。发送部分包括设置在发射机PLL内的发射机换算分频器电路，该电路适合于用可选的发射机换算被除数Y对PLL信号分频，所述发射机换算分频器电路包括第二组可选的换算被除数，Y的各个值与特定的换算比相关，X和Y是可独立选择的正整数。
因此，参考时钟信号是通过将导出时钟信号用所选的接收机换算被除数X分频而产生的，发送部分的输出时钟信号是根据由其环路内设置了发射机换算分频器电路的发射机PLL生成的PLL信号产生的。因为发射机PLL锁定到参考时钟信号，所以输出时钟信号的频率等于参考时钟信号的频率乘以所选的发射机换算被除数Y，从而使相当于输出时钟信号频率的比特率等于输入数据流比特率乘以换算比Y/X。
线路速率PLL应该能够锁定到标称速率和一个或多个对应的传输网络比特率的输入数据流，它必须具有宽得足以支持标称比特率与系统应该支持的最高传输网络比特率之间的比特率差值的带宽。对于常用换算比、如15/14或32/31，此比特率差值通常达到大约3-10％。
利用支持值X和Y的独立选择的多速率转发器系统功能，通过选择X的值等于Y的值，输出数据流可以与接收输入数据流所用比特率相同的比特率发送，而与输入数据流是以标称比特率还是以对应的传输网络比特率接收的无关。此外，通过选择X的值大于Y的值，输出数据流的比特率小于输入数据流的比特率。因此，在以传输网络比特率接收输入数据流的情况中，输出数据流可以通过在发送和接收部分中分别适当地选择X和Y而以相应的标称比特率发送。
根据本发明的此实施例，标称比特率与相应的传输网络比特率之间的先前提及的最佳换算比M/N(M和N是正整数)可以通过以下直接的方式得到为接收机换算被除数选择适当的值Xs，为发射机换算被除数Y选择适当的值Ys。当然，对于在集成电路中可以设置多大的X和Y值可能会有实际的限制，其中必须考虑到芯片面积和电路复杂性。非常小的X和Y值，比如小于12或10的值对于在所要求的一个或多个换算比非常小、即小于32/31的应用中使用也是不切实际的。
可分别从中选择X和Y的第一组和第二组可选的接收机/发射机换算被除数可以包括从由14、15、16、31、32、56、60、62、64构成的组中选择的一个或多个换算被除数。根据本发明的最佳实施例，第一组和第二组可选的换算被除数都是由换算被除数56、60、62、64构成的。
根据本发明的另一个最佳实施例，CDR电路还适合于提供可选的标称比特率。生成输出时钟信号的发射机PLL也适合于提供可选的标称比特率，其中所述标称比特率是从多个预定的标称比特率中选择的。本发明的这个实施例提供一种真多速率转发器系统，其中所述传输网络比特率可以相对于任何所选的相应标称比特率按可选的换算比进行换算。本发明的此实施例特别有利于这样的通信网络，其中需要转发器系统及电路的真多速率能力，因为数据是在根据多种不同通信协议的网络节点之间传送的。在此方案中，单个多速率转发器电路或可选的芯片组能够支持若干不同的通信协议，从而将硬件需求最小化并提高通信系统中网络节点的可靠性。本发明的此实施例使系统控制器可以执行多速率转发器电路所支持的当前通信协议的快速转换。为了控制接收部分和发送部分的操作，可以利用对专用控制寄存器的引脚编程或写操作。
使接收部分的CDR电路适合以可选的标称比特率接收输入数据流，这最好采用先前所述的线路速率PLL环路来实现，所述线路速率PLL环路包括设在CDR电路中线路速率PLL环路内的接收机线路分频器电路。接收机线路分频器电路提供多种预定的接收机线路被除数，每个被除数可对应于输入数据流的多个预定标称比特率中的某个特定标称比特率。发送部分包括发射机线路分频器电路，它适合于根据发射机PLL环路的输出信号生成发射机线路分频器信号，以便根据发射机线路分频器信号生成输出时钟信号。通过选择完全相同的接收机和发射机线路被除数，接收部分能够以所述多个预定标称比特率中选择的标称比特率接收输入数据流，而发送部分能够以那个所选的标称比特率发送输出数据流。所述多个预定接收机和发射机线路被除数最好是从由1、2、4、8、16、32、64构成的组中选择的。根据本发明的最佳实施例，所述多个预定接收机线路被除数等于所述多个预定发射机线路被除数，并且由这样的线路被除数组构成，该组由1、2、4、16这些值构成，支持以下标准通信协议SDH STM-1/STM-4/STM-16和1.250Gbit/s千兆位以太网。
较好的是，所述多个预定标称比特率中的至少一个等于标准通信协议的标称比特率，更好的是，所述多个预定标称比特率中每一个等于标准通信协议的各个标称比特率。因此，根据本发明的这个最后的实施例，提供一种多速率转发器系统及电路，它支持以符合多个所支持的标准通信协议中任何一个的标称比特率或对应的传输网络比特率、接收和发送输入/输出数据流。此外，对于输入以及输出数据流，可以独立地支持标称比特率和对应的传输网络比特率。标准通信协议可以是任何现有的或计划的通信协议，比如SDH STM-1、SDH STM-4、SDH STM-16、SDH STM-64、以太网GE1.250Gbit/s等。因此，支持例如SDH STM-1、SDH STM-4、SDH STM-16的多速率转发器系统及电路必须能够以155Mbit/s、622Mbit/s和2.488Mbit/s的标称比特率接收和发送输入和输出数据流，并且还支持一个或多个对应的传输网络比特率。
本多速率转发器系统及电路的一些实施例所支持的输入数据流的比特率的宽跨度可能要求CDR电路的线路速率PLL具有相对较宽的带宽，以适应标准化建议、如ITU-TG.958对所有支持的比特率下CDR电路的抖动公差的要求。结果，对于整个多速率转发器系统，CDR电路可能把超过通常为达到ITU-TG.825建议的抖动规范而允许的抖动从输入数据流传递到发送部分。但是，根据本发明的最佳实施例，这种在CDR电路的抖动传递方面的损失通过应用先前所述的双发射机PLL系统而得到抵消。这种发射机PLL系统包括用于接收CDR电路提供的参考时钟信号的第一基于VCXO的窄带PLL，该系统对参考时钟信号中的抖动进行有效抑制。然后“净化的”参考时钟信号被传送到生成输出时钟信号的第二宽带发射机PLL。因此，由于双发射机PLL系统的应用，本发明的此实施例能够为标称和传输网络比特率的宽跨度提供达到ITU-TG.958抖动公差的整个系统。
在实际的通信网络中，由于网络故障、维修等，在或短或长的时段内可能会没有输入数据流。CDR电路的这种零输入信号情况常常导致CDR电路的调谐从等于输入数据流的标称比特率的最佳调谐频率偏移开，使得当重建输入信号时，CDR电路可能需要过度长的时间再次达到对输入数据流的锁定。根据本发明的最佳实施例，利用多速率转发器系统中的线路时钟源解决了该问题，所述线路时钟源适合于在没有输入数据流时、生成迫使CDR电路获得最佳调谐频率的线路时钟信号。CDR电路包括换算PLL环路，它被设置成与线路速率PLL环路并联。接收机换算分频器电路设置在该换算PLL环路内，而该换算PLL环路还适合于接收并锁定到线路时钟信号，CDR电路包括环路选择装置，适合于选择是将线路速率PLL环路还是将换算PLL环路插入CDR电路，从而将CDR电路锁定到线路时钟源或锁定到输入数据流。于是，线路时钟信号通过与线路速率PLL环路并联设置的换算PLL环路的操作，控制没有输入数据流时CDR电路的调谐。在正常操作期间，即在正确比特率和电平上存在输入数据流时，通过环路选择装置激活的线路速率PLL环路的操作，CDR电路被锁定到输入数据流。如果输入数据流消失，则环路选择装置可以根据某个预定标准激活换算PLL环路，它由于线路速率PLL环路的PLL作用，若按如下所述适当选择线路时钟信号的频率，则迫使CDR电路保持调谐在输入数据流的期望频率。
因此，线路时钟源可以适合于为线路时钟信号提供调谐CDR电路的频率，以便以多种预定标称比特率之一或相应的传输网络比特率之一接收输入数据流。因此，通过在没有数据流时将CDR电路调谐到输入数据流的预期比特率，使CDR电路的捕获时间降至最少，所述预期比特率等于标称比特率或对应的传输网络比特率。
因为设置在换算PLL环路内的接收机换算分频器电路被锁定到线路时钟信号，所以CDR电路的调谐频率被控制为等于线路时钟信号的频率乘以接收部分的选择的接收机换算被除数X。
线路时钟源最好是高精确度和稳定的时钟源，且具有边界明确的中心频率。这种时钟源可以包括晶体振荡器，或者根据最佳实施例，包括压控振荡器、如VCXO。线路时钟源最好适合于提供等于标准通信协议的标称比特率除以12与128之间的任何整数Z的中心频率。最好，使Z值等于可选的接收机换算被除数X之一。如果可选的接收机换算被除数X的值等于Z值，则CDR电路的调谐频率将被调整到相当于输入数据流的标称比特率的频率。另一方面，如果所选的接收机换算被除数X大于或小于Z值，则CDR电路的调谐频率将被调整到分别比输入数据流的标称比特率要高或低X/Z的换算比的频率。因此，提供了对标称速率和对应增加的速率的输入数据流的接收部分的必要支持。因此，集成电路设计人员可以为该多速率转发器系统设置如下功能通过适当选择接收机换算被除数和线路时钟源的中心频率，在各个标称比特率下支持多种不同的传输网络比特率。此外，由于包括接收机换算被除数的换算PLL环路与在CDR电路中提供多种预定的接收机线路被除数的线路速率PLL环路并联设置，所以CDR电路可以适合于接收任何所支持的标称比特率，而不会影响对应传输网络比特率的接收。
在本发明的上述实施例中，发送部分可包括先前所述的双发射机PLL系统，使得其环路内的第一发射机PLL包括压控线路时钟源，最好为VCXO源，它具有等于目标标称比特率除以整数Z的中心频率。第二发射机PLL环路可以包括提供多个发射机换算被除数Y的发射机换算分频器电路。如果发射机换算被除数的值等于接收机换算被除数的值，则有可能控制输出时钟信号的频率按相对于标称比特率的Y/Z换算比增高/降低。因为最好可以与接收机换算被除数X的值不相关地选择发射机换算被除数Y的值，所以本多速率转发器系统可以具有如下功能支持不同比特率的输入和输出数据流，如传输网络比特率的输入数据流和标称速率的输出数据流，反之亦然。
控制在CDR电路中激活线路速率PLL还是激活换算PLL的环路选择装置可以包括锁定检测电路，该电路适合于将参考时钟信号的频率与线路时钟信号的频率比较，从而产生符合有关比较结果的预定标准的环路选择信号。环路选择信号控制适合于在CDR电路中插入换算PLL或线路速率PLL的复用器。判定要激活哪个PLL环路的预定标准可包括如果参考时钟信号与线路时钟信号之间的频率差大于预定的阈值，则环路选择装置在CDR电路中插入换算PLL环路。另一方面，如果该频率差小于或等于预定的阈值，则环路选择装置适合于将CDR电路锁定到输入数据流。预定阈值选择为大约2000ppm较好或者大约500ppm更好。因此，环路选择装置监视参考时钟信号的频率、即输入数据流的等效比特率的被除频率，并将其与由稳定的线路时钟源生成的线路时钟信号的频率相比。如果这两个频率相差的量大于阈值，则可以认为输入数据流丢失，并且相应地，CDR电路应该由换算PLL控制，它将CDR电路调谐到相当于输入数据流的预期比特率的频率。
根据本发明的最佳实施例，多速率转发器系统的主要功能部分设置在三个集成电路上。接收部分的电路主要被包含于第一集成电路上，而发送部分的电路基本上被包含于第二集成电路上。系统控制器基本上被包含于第三专用集成电路上。或者，接收部分和发送部分可以集成在单个集成电路上，但是，这可能导致那些在一些应用中必须在不同时钟频率下工作的电路块、如PLL和VCO之间的串扰问题。
本发明的第二方面涉及一种多速率接收机电路，它用于接收输入串行数据流和恢复输入串行数据流的数据信号和时钟信号，所述接收机电路包括时钟和数据恢复(CDR)电路，它适合于以至少两个预定标称比特率其中之一或者至少两个相应的传输网络比特率其中之一接收输入串行数据流，所述CDR电路适合于根据输入串行数据流导出时钟信号和数据信号，数据传送电路，它适合于根据所导出的数据信号在一个或多个可从外部接入的数据传送信道上生成输入数据信号，以及时钟传送电路，它适合于在可从外部接入的接收机时钟线路上生成接收机时钟信号，从而提供一种用于接收两个或两个以上标称比特率或者两个或两个以上相应的传输网络比特率的输入数据流的多速率接收机电路。
根据本发明的最佳实施例，所述至少两个预定标称比特率中的每一个按照一个换算比与其相应的传输网络比特率相关
传输网络比特率＝(M/N)*标称比特率；其中(M/N)为换算比；M和N为正整数且M＞N。
所述多速率接收机电路可以设置成单个独立集成电路或集成电路与一个或多个外部电路块的组合。或者，多速率接收机电路可以构成还集成了以下所述的多速率发射机电路的整个部分或主要部分的更大集成电路的一部分。
本发明的第三方面涉及一种多速率发射机电路，用于发送基于输出数据信号的输出串行数据流，所述接收机电路包括发射机锁相环(PLL)，它适合于接收和锁定到参考时钟信号，并根据所述参考时钟信号生成输出时钟信号，发射机时钟电路，它适合于生成至系统数据传送装置的发射机时钟信号，数据接收电路，它适合于从系统数据传送装置接收输出数据信号，并生成至少两个预定标称比特率其中之一或至少两个相应的传输网络比特率其中之一的串行输出数据流。
串行输出数据流是基于所述输出数据信号和所述输出时钟信号的。
最好是，所述至少两个预定标称比特率中的每一个按一个换算比与其相应的传输网络比特率相关传输网络比特率＝(M/N)*标称比特率；其中M/N为换算比，M和N为正整数且M＞N。
根据本发明的最佳实施例，所述发射机电路包括至少两个PLL，第一发射机PLL，它适合于接收和锁定到参考时钟信号，并生成第一发射机PLL信号，所述第一发射机PLL具有窄环路带宽；以及第二发射机PLL，它适合于锁定到所述第一发射机PLL信号并根据所述第一发射机PLL信号生成输出时钟信号，所述第二发射机PLL具有宽环路带宽。
在通信系统中工作的实际的多速率转发器芯片组中，输入数据流包含一定量的抖动。应该在尽可能的程度上抑制从接收电路或部分到发射机电路或部分的抖动传递，从而使输出数据流中的抖动含量最小。根据本发明的此实施例，通过首先抑制参考时钟信号中抖动的传递来实现此目地，所述参考时钟信号是由通过第一发射机PLL的窄带宽感染了抖动的输入串行数据流导出的，然后通过设计具有宽带宽的环路抑制第二PLL内的抖动生成，以便提供低抖动的输出串行数据流。
最佳实施例的详细说明下面对根据本发明的集成芯片组的特定实施例进行更详细的描述和讨论。本描述以简化框图的形式表示接收机芯片组的整体电路拓扑结构。此外，基本电路块包括分布在实现多速率转发器芯片组的两个ASIC上的CDR电路、第一发射机PLL电路、第二发射机PLL电路、分频器电路等，该芯片组支持接收和发送符合通信协议SDHSTM-1、STM-4、STM-16和以太网GE1.250Gbit/s的串行数据流，以及若干对应这些标准通信协议中每一个的传输网络比特率或增加的比特率。
专业人员会意识到，接收机芯片和发射机芯片之间的各个电路块的图示分割并非对本发明范围的限制。发射机和接收机芯片之间的各个电路块的不同划分在一些应用中可能是有利的，取决于实际标准，如引线计数、芯片面积、公共基片连接和/或公共电源网上的电路块之间的信号耦合等。多个附图中所示的电路和电路块的相应特征被给予相同的标号。
为方便和简化附图起见，图示电路块和/或芯片的许多数据/时钟信号线和输入/输出端被表示为载送单端信号。但是，本实施例的集成电路采用完全差动信号处理，相应地采用完全差动电路块，如逻辑门、放大器、比较器等。完全差动信号处理的作用在于，本发明的本实施例的本图的电路块上各端子和电路块之间的各个互连线路分别表示两端或两条信号线，提供同一信号的反相版本。完全差动的信号处理具有若干关于改善噪声抑制和使各种电路块之间的内部耦合最小化的优点。
为了支持本多速率转发器芯片组和系统所需的高速操作，芯片组的逻辑门最好以采用双极晶体管的CML逻辑来实现。最佳的工艺是适合于在约0Hz到10GHz的频率范围内工作的混合信号电路的0.4μm双极工艺。此工艺所提供的双极晶体管具有大约25GHz的fT值。对于需要在甚至比本集成电路还要高的频率上工作的集成电路，可以采用其他市场上可获得的或专有BiCMOS或双极工艺，可以提供fT值约为50-75GHz的双极晶体管。
在
图1的简化框图中，线路速率或标称比特率K的输入数据流通过线路输入10被多速率转发器芯片组(100和300)的接收芯片100接收，并提供给CDR20，CDR20适合于导出时钟线路上的时钟信号40和数据线路上的串行数据信号30。数据信号30被传送到数据传送电路60，数据传送电路60还包括将数据信号30分割成P-信道数据信号(最好包括16或32个信道，各个信道以低于线路速率K的比特率工作，最好比特率为K/P)的分用器电路，从而生成多信道输入数据信号。该多信道输入数据信号被通过至系统控制器200中的数据接收装置(未示出)的P-信道数据总线90传送到系统控制器200。通过P-信道数据总线90传送各个P-信道数据字的数据是由接收机时钟线路85上的接收机时钟信号控制的。此接收机时钟信号通过在时钟传送电路(未示出)中将CDR电路20提供的导出时钟信号40除以整数值P而导出。因此，如果输入数据流的比特率是Kbit/s，则接收机时钟信号的时钟频率为K/P赫兹。
CDR电路20提供的导出时钟信号40也加到接收机换算分频器电路50，电路50将时钟信号40按接收机换算被除数(如图所示，最好是整数X)分频，从而生成通过参考时钟线路传送到多速率转发器芯片组(100，300)的发送芯片300的参考时钟信号70。X的实际值可以通过对接收机芯片100的一个或多个从外部可访问的引脚(未示出)的逻辑电平进行编程，从一组预定的接收机换算被除数中选择。这使系统控制器200可以控制接收机换算被除数X的实际设置。X的值最好选择在12至128的范围内的值，比如包括56、60、62和64的一组值。X的这些值为参考时钟信号70提供实际的频率范围，即使CDR电路20所提供的导出时钟信号40在几个GHz范围内。最好在接收机芯片中设置先前提到的数目的可选接收机换算被除数X，如2、3或4个不同的被除数。
在发送部分300中，参考时钟信号70被加到相位频率检测器(PFD)330的参考输入端，所述相位频率检测器(PFD)330构成发射机PLL环路的一部分，所述发射机PLL环路还包括发射机VCO310、适合于按发射机换算被除数Y分频的发射机换算分频器电路320以及设置该环路的一个或多个时间常数的外部低通滤波器305。
由于发射机PLL环路中的PLL反馈，在输出时钟线路335上生成输出时钟信号335，它相对于PFD330的参考输入端上所加的参考时钟信号同步，且频率相对于该信号被乘以Y值。通过分别在接收芯片100和发送芯片300中适当地选择接收机和发射机换算被除数X和Y，可以将数据线路350上提供的串行输出数据流的比特率控制为输入数据流的线路速率K的换算比Y/X倍。各个换算被除数Y和X的值最好可通过各自相关的引脚设置(未示出)独立地选择。第二发射机PLL(未示出)最好也包括在发射机部分300中，但是为了清楚起见，图1中未示出。结合图3来说明第二发射机PLL，图3是发射机芯片300的更详细的框图。
最好在接收机换算分频器电路50中设置换算被除数X的几个预定值，在发射机换算分频器电路320中设置换算被除数Y的几个预定值。如果Y大于X，且假定以通信协议的标称比特率接收输入数据流，则如果适当地选择X和Y值，输出数据流将以传输网络比特率发送。通过系统控制器200在R-信道数据总线220上可以生成所需的开销数据并将其插入输出数据信号中。对数据总线220上R-信道输出数据信号的传送的控制是由发射机时钟信号350提供的，所述发射机时钟信号350由可以集成在发射机芯片300的数据接收电路340内的发射机时钟电路生成。发射机时钟信号350必须相对于线路335上提供的输出时钟信号同步，以便使输出数据流的发送与R-信道输出数据信号的接收的时间相配合得很好。因为输出数据流的比特率是K*Y/X，其中K是输入数据流的比特率，最好生成的发射机时钟信号350具有(K*Y)/(X*R)的时钟频率。
图2更详细地表示图1的接收芯片100。CDR电路在线路速率PLL环路内包括接收机VCO415、接收机换算分频器电路420，后者提供接收机线路被除数1、2、4、16，以便将经过分频的VCO信号提供给继电器式相位检测器405的第一输入端。接收机线路被除数X的值可通过控制外部引脚RSEL1..2的逻辑电平来选择。继电器式相位检测器405的输出信号通过(差动)信号线406提供给复用器435，并传送到三态充电泵440，所述三态充电泵440利用内部电流源负责对连接到端子OUCHP的环路滤波器电容(未示出)充电。环路滤波器电容和可选的串联电阻设定线路速率PLL环路的一个或多个时间常数以控制其带宽，同时还设定如下所述的并联设置的换算PLL环路的时间常数。环路滤波器电容两端产生的控制电压被加到VCO415的输入端VCTL，从而闭合线路速率PLL的环路。
限制输入放大器400与差动输入端DI和DIN连接以接收输入数据流，并将放大的信号加到继电器式相位检测器405的第二端。输入数据流的数据比特通过线路速率PLL的PLL作用导出，在数据线30上提供导出的数据信号，而导出的时钟信号是基于线路速率分频器电路420的输出上经过分频的线路速率PLL信号的，在时钟线40上提供给分用器电路445。分用器电路445将导出的数据信号分割成16个数据传送信道，每个信道在相应的差动端子对DO0..15和DO0N..15N上以较低的比特率工作。如结合图1所说明的，数据信道连接到系统控制器，将输入数据信号传送到控制器。
CDR电路还包括与线路速率PLL并联设置的换算PLL形式的第二PLL。此换算PLL围绕接收机换算分频器电路410形成，接收机换算分频器电路410与线路分频器电路420并联地连接到VCO415的输出端，从而产生可在(差动)参考时钟端子对FCK和FCKN上获得的参考时钟信号70。参考时钟信号被传递到图3(或图1)所示的发射机芯片300。参考时钟信号70还被提供给锁定检测电路425和相位频率检测器430的第一端413，而相位频率检测器430在第二端412接收线路时钟信号。线路时钟信号最好由VCXO电路生成，所述VCXO电路连接到端子XCK1和XCK1N并设置在设在发射机芯片300上的第一发射机PLL环路(包括图3的相位频率检测器330)内，所述信号通过复用器411提供到接收机芯片的端子CKREFA和CKREFAN上。
VCXO电路产生频率等于目标通信协议的标称比特率除以某个整数的线路时钟信号。在本发明的本实施例中，目标通信协议的标称比特率为STM-16的2.488Gbit/s速率。所述整数最好等于接收机换算被除数X其中之一，因为如先前所述，接收机换算被除数组包括值56、60、62、64，所以在本发明的当前实施例中选择62。因此，VCXO电路的中心频率应该选择为40.129MHz(2.488GHz/62)，而且由于电路410中可选的接收机线路被除数、换算PLL所提供的倍频使得将CDR电路的调谐频率控制到2.488Gbit/s标称比特率或者更高或更低的比特率是可能的。接收机换算被除数的值可通过控制外部引脚MSEL1..2的逻辑电平来选择。
相位频率检测器430的输出信号被提供给与充电泵440连接的复用器435。复用器435还连接到继电器式相位检测器405的输出信号406，相应地，换算PLL环路在与线路速率PLL环路相同的电路周围闭合；充电泵440、环路滤波器电容和VCO415。复用器435通过来自锁定检测电路425的控制信号426，控制这两个并行环路中哪个环路在CDR电路中通过启用相位频率检测器(PFD)430的输出信号或继电器式相位检测器405的输出信号激活，从而控制充电泵440。锁定检测电路425在PFD430的端子412上不断地监视线路70上的参考时钟信号与来自基于VCXO的线路时钟源的线路时钟信号之间的频率差。如果这两个信号相差大于预定值、如500ppm或2000ppm，则换算PLL在CDR电路中被激活，使得CDR电路锁定到VCXO电路所提供的线路时钟信号，而不是锁定到输入数据流。从而确保CDR电路在因某种原因没有输入数据流或输入数据流处于错误比特率的情况下，始终保持在其与输入数据流的期望比特率相关的锁定范围内。本技术的一个优点是确保了CDR电路的可预测锁住条件，因为VCO415的振荡频率保持在允许继电器式相位检测器405获得到输入数据流的锁定的一定范围内。此外，因为VCXO电路还用作第一发射机PLL环路中的压控振荡器，所以它提供参考时钟信号的窄带低通滤波，从而有效地抑制输入数据流中的抖动，否则抖动可能传递到输出数据流。
在该接收机芯片的当前实施例中，线路速率PLL的带宽被调整为大于至少1MHz，最好大于1.5或2.0MHz，以适应在所有支持的标称和传输网络比特率上使抖动公差最小的ITU-TG.958要求。
图3更详细地表示图1的发射机集成电路300。输出数据信号在16个信道数据总线上从系统控制器的系统数据传送装置加到16个对应的差动端子对220。这16个输出数据信道被连接到16∶1复用器500，并组合成比特率等于各个数据信号信道比特率的16倍的串行数据流。复用器500由发射机线路分频器电路510在线路335上提供的输出时钟信号来定时，所述发射机线路分频器电路510还连接到第二发射机PLL的输出信号，所述第二发射机PLL包括VCO310。还在外部差动端子CKO和CKNO上提供输出时钟信号。
来自接收机集成电路的参考时钟信号在端子CKI和CKIN上被传送到发射机集成电路，并被提供给第一相位频率检测器(PFD)的参考输入501和相关的充电泵330。此电路块330构成包括外部电容的第一发射机PLL的一部分，所述外部电容连接到外部端子VCXOCHAP上的充电泵的输出端，而外部端子VCXOCHAP连接到将控制电压提供给VCXO电路(未示出)的环路时间常数电容(或电容和电阻)。VCXO生成频率基本与所加的控制电压成比例的线路时钟信号。把线路时钟信号加到外部差动端子XCK1和XCK1N上，并提供给第一相位频率检测器(PFD)的控制端，从而闭合第一发射机PLL的环路。
权利要求
1.一种多速率转发器系统，它用于接收输入串行数据流和发送输出串行数据流，所述多速率转发器系统包括接收部分、系统控制器和发送部分；所述接收部分包括时钟和数据恢复(CDR)电路，适合于以标称比特率或相应的传输网络比特率接收输入串行数据流，所述CDR电路适合于从所述输入串行数据流中导出时钟信号和数据信号，以及数据传送电路，适合于根据所述导出的数据信号在一个或多个数据传送信道上生成输入数据信号，以及时钟传送电路，适合于在接收机时钟线路上生成接收机时钟信号，以及参考时钟电路，适合于根据与所述输入数据流相关的时钟信号生成用于所述发送部分的参考时钟信号，所述系统控制器包括系统数据接收装置、系统数据传送装置、系统数据处理装置和滑动缓冲器，所述系统数据接收装置适合于从所述一个或多个数据传送信道接收所述输入数据信号，从所述接收机时钟线路接收所述接收机时钟信号，并将所述输入数据信号提供给用于时钟域传送的滑动缓冲器，以及所述系统数据处理装置适合于通过在所述输入数据信号中插入数据位和/或从所述输入数据信号中提取数据位和/或监视所述输入数据信号中的数据位，在所述滑动缓冲器中处理所述输入数据信号，从而在一个或多个数据传送信道上生成至所述系统数据传送装置的输出数据信号，以及所述系统数据传送装置适合于响应发射机时钟线路上提供的发射机时钟信号，将所述输出数据信号提供给所述发送部分，所述发送部分包括发射机锁相环(PLL)，它适合于接收和锁定所述参考时钟信号，并根据所述参考时钟信号生成输出时钟信号，发射机时钟电路，它适合于生成至所述系统数据传送装置的发射机时钟信号，数据接收电路，它适合于从所述系统数据传送装置接收所述输出数据信号，并根据所述输出数据信号和所述输出时钟信号生成与所述输入串行数据流的比特率无关的所述标称比特率或所述相应的传输网络比特率的串行输出数据流。
2.如权利要求1所述的多速率转发器系统，其特征在于所述发射机部分包括至少两个PLL，第一发射机PLL，适合于接收和锁定所述参考时钟信号，并生成第一发射机PLL信号，所述第一发射机PLL具有窄环路带宽，以及第二发射机PLL，适合于锁定所述第一发射机PLL信号和根据所述第一发射机PLL信号生成所述输出时钟信号，所述第二发射机PLL具有宽环路带宽，从而通过所述第一发射机PLL抑制所述多速率转发器系统中来自所述输入串行数据流的抖动的传递和通过所述第二发射机PLL抑制所述多速率转发器系统内的抖动生成。
3.如权利要求2所述的多速率转发器系统，其特征在于所述第一发射机PLL包括用作所述第一发射机PLL内的压控振荡器的VCXO电路。
4.如权利要求2所述的多速率转发器系统，其特征在于所述第一发射机PLL的所述窄环路带宽是小于130kHz的环路带宽。
5.如权利要求2所述的多速率转发器系统，其特征在于所述第一发射机PLL的所述窄环路带宽是小于30kHz的环路带宽。
6.如权利要求2所述的多速率转发器系统，其特征在于所述第二发射机PLL的所述宽环路带宽是大于200kHz的环路带宽。
7.如权利要求1所述的多速率转发器系统，其特征在于所述第二发射机PLL的所述宽环路带宽是大于1MHz的环路带宽。
8.如权利要求1所述的多速率转发器系统，其特征在于所述标称比特率按一个换算比与所述相应的传输网络比特率相关，使得传输网络比特率＝(M/N)*标称比特率；其中M/N为所述换算比，M和N是正整数且M＞N。
9.如权利要求1所述的多速率转发器系统，其特征在于所述接收部分还包括分用器电路，它适合于接收基于所述输入串行数据流的导出时钟信号的时钟信号，以及接收所述导出数据信号，从而在所述多个数据传送线路上提供表示所述输入串行数据流的输入多信道数据信号。
10.如权利要求1所述的多速率转发器系统，其特征在于所述发送部分还包括适合于从所述系统数据传送装置接收表示所述输出数据信号的输出多信道数据信号的复用器电路，所述复用器电路适合于根据所述输出多信道数据信号和所述输出时钟信号生成所述串行输出数据流。
11.如权利要求9所述的多速率转发器系统，其特征在于所述多信道数据信号的信道数目是从由4、8、16、32、64构成的组中选择的。
12.如权利要求8所述的多速率转发器系统，其特征在于M＝N+1，而且N是从由32、31、16、15、14构成的整数组中选择的。
13.如权利要求1所述的多速率转发器系统，其特征在于所述接收部分的所述CDR电路包括接收机换算分频器电路，适合于接收所述输入串行数据流的所述导出时钟信号，并且通过采用可选的接收机换算被除数X将所述导出时钟信号分频而产生用于所述发送部分的所述参考时钟信号，所述接收机换算分频器电路包括第一组可选的接收机换算被除数，X的各个值与特定的换算比相关，发射机换算分频器电路，它设置在所述发射机PLL内并适合于用可选的发射机换算被除数Y将PLL信号分频，所述发射机换算分频器电路包括第二组可选的换算被除数，Y的各个值与特定的换算比相关，X和Y是可独立地选择的正整数。
14.如权利要求1所述的多速率转发器系统，其特征在于适合于以所述第一或所述相应的传输网络比特率接收所述输入串行数据流的所述CDR电路还适合于提供可选的标称比特率，以及生成所述输出时钟信号的所述发射机PLL适合于提供所述可选的标称比特率，所述标称比特率是从多个预定标称比特率中选择的，从而提供一种多速率转发器系统，其中所述传输网络比特率可以相对于任何相应的标称比特率按可选的换算比进行换算。
15.如权利要求14所述的多速率转发器系统，其特征在于所述接收部分的所述CDR电路包括线路速率PLL环路，所述线路速率PLL环路包括设在所述线路速率PLL环路内的接收机线路分频器电路，所述接收机线路分频器电路适合于提供多种预定的接收机线路被除数，各接收机线路被除数对应于所述输入串行数据流的所述多个预定标称比特率中一个特定的比特率，以及所述发送部分包括发射机线路分频器电路，该电路适合于根据所述发射机PLL环路的输出信号生成发射机线路分频器信号，以便根据所述发射机线路分频器信号生成所述输出时钟信号，所述发射机线路分频器电路还适合于提供所述多种预定的接收机线路被除数，从而使所述接收部分能以所述多个预定标称比特率中选择的标称比特率接收所述输入串行数据流，而所述发送部分能以所述选择的标称比特率发送所述输出串行数据流。
16.如权利要求13所述的多速率转发器系统，其特征在于所述多速率转发器系统包括适合于产生线路时钟信号的线路时钟源，以及所述接收部分的所述CDR电路还包括换算PLL环路，它与所述线路速率PLL环路并联设置，而且包括设在所述换算PLL环路内的所述接收机换算分频器电路，所述换算PLL环路适合于接收并锁定所述线路时钟信号，环路选择装置，适合于选择是将线路速率PLL环路还是将换算PLL环路插入所述CDR电路，从而将所述CDR电路锁定到所述线路时钟源或锁定到所述输入串行数据流。
17.如权利要求16所述的多速率转发器系统，其特征在于所述环路选择装置包括锁定检测电路，适合于将所述参考时钟信号的频率与所述线路时钟信号的频率相比，从而产生符合有关所述比较结果的预定标准的环路选择信号，复用器，可由所述环路选择信号控制而在CDR电路中插入所述换算PLL环路或者所述线路速率PLL环路。
18.如权利要求16所述的多速率转发器系统，其特征在于所述线路时钟源适合于为所述线路时钟信号提供这样的频率，该频率使所述CDR电路调谐以便以所述多个预定标称比特率之一或相应的传输网络比特率之一接收所述输入串行数据流，从而通过在没有所述输入串行数据流时将所述CDR电路调谐到所述输入串行数据流的预期比特率，使所述CDR电路的捕获时间减至最少，所述预期比特率等于标称比特率或传输网络比特率。
19.如权利要求16所述的多速率转发器系统，其特征在于所述预定标准包括如果所述参考时钟信号与所述线路时钟信号之间的频率差大于预定的阈值，则所述环路选择装置在所述CDR电路中插入所述换算PLL环路，以及如果所述频率差小于或等于所述预定的阈值，则所述环路选择装置适合于将所述CDR电路锁定到所述输入串行数据流，从而提供一种CDR电路，它通过所述换算PLL环路的操作在其捕获方式期间锁定到所述线路时钟信号，而通过所述线路速率PLL环路的操作在其CDR方式期间锁定到所述输入串行数据流。
20.如权利要求16所述的多速率转发器系统，其特征在于所述线路时钟源包括VCXO电路。
21.如权利要求20所述的多速率转发器系统，其特征在于已选择所述VCXO电路，使得产生等于标准通信协议的标称比特率除以12与128之间的任何整数的中心频率。
22.如权利要求13所述的多速率转发器系统，其特征在于所述第一组可选的换算被除数包括从由14、15、16、31、32、56、60、62、64构成的组中选择的一个或多个接收机换算被除数X。
23.如权利要求13所述的多速率转发器系统，其特征在于所述第二组可选的换算被除数包括从由14、15、16、31、32、56、60、62、64构成的组中选择的一个或多个发射机换算被除数Y。
24.如权利要求23所述的多速率转发器系统，其特征在于所述线路时钟信号的频率被选择为等于所述多个预定标称比特率中的一个标称比特率除以一个发射机换算被除数Y，从而通过选择所述接收机换算被除数X的值，使所述CDR电路可以被调谐到所述输入串行数据流的标称比特率或传输网络比特率。
25.如权利要求13所述的多速率转发器系统，其特征在于所述第二组可选的换算被除数中的每个发射机换算被除数对应于所述第一组可选的换算被除数中同样的接收机换算被除数。
26.如权利要求13所述的多速率转发器系统，其特征在于通过控制第一组引脚的逻辑电平可选择特定的接收机换算被除数，从而使所述接收部分提供的所述参考时钟频率可以被所述系统控制器通过对所述第一组引脚的逻辑电平编程来选择。
27.如权利要求26所述的多速率转发器系统，其特征在于通过控制第二组引脚的逻辑电平可选择特定的发射机换算被除数，因而所述系统控制器通过对所述第二组引脚的逻辑电平进行编程，使所述输出串行数据流的比特率可以相对于所述输入串行数据的比特率乘以可选的整数比X/Y。
28.如权利要求14所述的多速率转发器系统，其特征在于所述多个预定标称比特率中至少一个等于标准通信协议的标称比特率。
29.如权利要求14所述的多速率转发器系统，其特征在于所述多个预定标称比特率中每一个等于标准通信协议的各个标称比特率，以便使所述集成的多速率转发器系统能以任何支持的通信协议的所述标称比特率或相应的传输网络比特率接收输入串行数据流，并且独立地以所述标称比特率或所述相应的传输网络比特率发送输出串行数据流，或者分别以所述传输网络比特率或所述标称比特率接收和发送输入和输出串行数据流。
30.如权利要求28所述的多速率转发器系统，其特征在于所述标准通信协议是从由SDH STM-1、SDH STM-4、SDH STM-16、SDHSTM-64、以太网GE1.250Gbit/s构成的协议组中选择的。
31.如权利要求15所述的多速率转发器系统，其特征在于通过控制第三组引脚的一种或多种逻辑电平可选择所述多个预定的接收机线路被除数中特定的接收机线路被除数，以及通过控制第四组引脚的一种或多种逻辑电平可选择所述多个预定的发射机线路被除数中特定的发射机线路被除数，从而使所述系统控制器通过对所述第三和第四组引脚的逻辑电平编程可以选择对应于所述输入和输出串行数据流的特定比特率的所述接收机线路被除数和所述发射机线路被除数。
32.如权利要求18所述的多速率转发器系统，其特征在于所述多个预定的接收机和发射机线路被除数是从由1、2、4、8、16、32、64构成的组中选择的。
33.如权利要求1所述的多速率转发器系统，其特征在于所述接收部分的电路基本被包含在第一集成电路上，所述发送部分的电路基本被包含在第二集成电路上，以及所述系统控制器基本被包含在第三专用集成电路上。
34.一种多速率接收机电路，它用于接收输入串行数据流和恢复所述输入串行数据流的数据信号和时钟信号，所述接收机电路包括时钟和数据恢复(CDR)电路，它适合于以至少两种预定的标称比特率其中之一或者至少两种相应的传输网络比特率其中之一接收所述输入串行数据流，所述CDR电路适合于从所述输入串行数据流中导出时钟信号和数据信号，数据传送电路，它适合于根据所述导出数据信号在一个或多个可从外部访问的数据传送信道上产生输入数据信号，以及时钟传送电路，它适合于在可从外部访问的接收机时钟线路上产生接收机时钟信号，从而提供一种用于以两个或两个以上标称比特率或者两个或两个以上相应的传输网络比特率接收输入数据流的多速率接收机电路。
35.如权利要求34所述的多速率接收机电路，其特征在于所述至少两个预定标称比特率中的每一个按照一个换算比与其相应的传输网络比特率相关，使得传输网络比特率＝(M/N)*标称比特率；其中(M/N)是所述换算比；M和N为正整数且M＞N。
36.一种多速率发射机电路，它用于发送基于输出数据信号的输出串行数据流，所述接收机电路包括发射机锁相环(PLL)，它适合于接收和锁定参考时钟信号，并根据所述参考时钟信号生成输出时钟信号，发射机时钟电路，它适合于生成至系统数据传送装置的所述发射机时钟信号，数据接收电路，它适合于从所述系统数据传送装置接收所述输出数据信号，并生成至少两个预定标称比特率其中之一或至少两个相应的传输网络比特率其中之一的串行输出数据流。所述串行输出数据流是基于所述输出数据信号和所述输出时钟信号的。
37.如权利要求36所述的多速率发射机电路，其特征在于所述至少两个预定标称比特率中的每一个按一个换算比与其相应的传输网络比特率相关传输网络比特率＝(M/N)*标称比特率；其中(M/N)为所述换算比；M和N为正整数且M＞N。
38.如权利要求36或37所述的多速率发射机电路，其特征在于所述发射机部分包括至少两个PLL，第一发射机PLL，它适合于接收和锁定所述参考时钟信号，并生成第一发射机PLL信号，所述第一发射机PLL具有窄环路带宽，以及第二发射机PLL，它适合于锁定所述第一发射机PLL信号和根据所述第一发射机PLL信号生成所述输出时钟信号，所述第二发射机PLL具有宽环路带宽，从而通过所述第一发射机PLL抑制已从输入串行数据流中导出的参考时钟信号中任何抖动的传递以及抑制所述第二PLL内产生抖动，从而提供低抖动的输出串行数据流。
全文摘要
公开一种用于接收输入串行数据流和发送输出串行数据流的多速率转发器系统和电路。该系统包括接收部分，它包括时钟和数据恢复电路、数据传送电路、时钟传送电路和参考时钟电路；系统控制器，它包括系统数据接收装置、系统数据传送装置、系统数据处理装置和滑动缓冲器；以及发送部分，它包括适合于生成输出时钟信号的发射机锁相环、发射机时钟电路和数据接收电路，数据接收电路适合于从系统数据传送装置接收输出数据信号，并根据输出数据信号和输出时钟信号、以与输入串行数据流的比特率无关的标称比特率或相应的传输网比特率生成串行输出数据流。
文档编号H03L7/095GK1435016SQ00819065
公开日2003年8月6日 申请日期2000年12月21日 优先权日1999年12月21日
发明者H·I·约翰森 申请人:基加公司