专利名称：数字锁相环电路的利记博彩app
技术领域：
本发明涉及锁相环(PLL)，具体涉及可高速操作的数字PLL电路。
通常，通信系统中所采用的数字处理PLL(DP-PLL)被用于使网络同步时钟与系统时钟同步。因为其具有与通用的模拟PLL相似的原理，并且使用数字处理器来控制PLL，所以其被广泛地称为DP-PLL。
图1是根据现有技术的通用数字处理PLL的示意方框图。如图1所示，该通用数字处理PLL包括鉴相器1，用于输出基准时钟(输入CLK)与比较时钟(分频CLK)之间的相位差值，其中基准时钟从第一端子输入，比较时钟则是由第二端子反馈后作为一数字值输入；双端口存储器2，存储着从鉴相器1输出的预定单位的相位差值；中央处理单元(CPU)3，逐块地读取存储在双端口存储器2中的数据，并计算平均相位差值；数模转换器(DAC)4，接收来自CPU3的平均相位差值，并将其转换为相应的模拟信号或电压；压控振荡器(VCO)5，根据从DAC4输入的电压值产生预定的输出时钟信号(VCO CLK)。最后，图1中所示的通用DP-PLL还包括分频器6，用于将VCO5的输出信号(VCO CLK)分频为预定频率的时钟信号(分频CLK)。
下面将参照图2A和2B对根据现有技术的通用数字处理PLL的操作进行说明，图中显示了图1中的DP-PLL的各时钟信号的波形。在现有技术的该例子中，输入到鉴相器1的基准时钟(输入CLK)是4KHz，从VCO5输出的输出时钟(VCO CLK)是25．92MHz，由分频器6分频的比较时钟(分频CLK)是8KHz。
如图2A所示，鉴相器1为得到输入CLK(4KHz)和分频CLK(8KHz)之间的相位差在每4KHz(125μs)内对输出时钟VCO CLK(25．92MHz)计数，并将计数值(XSN,XS+1N...)]]>输出到双端口存储器2。如图2B所示，当鉴相器在由k个输入时钟周期(k×125μs，对于X1N,...,XKN]]>其中k为正整数)组成的一个块周期(block cycle)内对计数值进行计数时，CPU3读取对应于该块周期的相位差值，并计算出该k个相位差值的平均值。
随后，由CPU3计算出的平均相位差值被输入到DAC4并转换为相应的模拟值。该模拟值成为用于控制VCO5的控制电压值，VCO5根据该控制电压产生具有预定频率(例如25．92MHz)的时钟信号(VCOCLK)。分频器6将VCO CLK分频为8KHz的分频CLK信号，并将其输出到鉴相器1。
但是，现有技术的数字处理PLL的问题在于，为了使CPU3在一个块周期内从双端口存储器2读取数据并对其进行平均，会导致相当长的时间延迟。由于执行这些算术运算需要过多的系统时间，使得在诸如几ms的一段很短的时间内无法执行所需的操作，因此不能满足将控制速度限制在规定时间内的国际标准(ITU-TG．813)。
本发明的一个目的是至少解决上述问题和／或缺陷，并至少提供后面所述的优点。
本发明的另一个目的是提供一种数字PLL电路。
本发明的另一个目的是计算输入基准时钟信号与输出时钟信号之间的相位差。
本发明的另一个目的是计算来自VCO的反馈。
本发明的另一个目的是减小通信系统的过载。
本发明的另一个目的是以高速执行信号处理。
本发明可以整体或部分地由一种数字PLL电路实现，其包括一相位差计算电路，用于比较第一时钟信号和从压控振荡器(VCO)反馈的第二时钟信号，并计算在一个由至少一个第一时钟信号周期和至少一个第二时钟信号周期组成的时间单位内的相位差值；一控制单元，用于从一预定的查找表读取对应于该相位差值的相位差校正值，并使VCO的输出时钟信号与第一时钟信号同步；以及存储器单元，用于存储该查找表。
本发明还可以整体或部分地由一种用于控制数字PLL电路的定相的方法来实现，其包括比较自一基准时钟发生器所输入的第一时钟信号和从一压控振荡器(VCO)反馈的第二时钟信号，在一时间单位内计算该第一和第二时钟信号之间的相位差值，读取对应于该相位差值的相位差校正值，以及使VCO的第二时钟信号与该第一时钟信号同步。
本发明还可以整体或部分地由一种数字PLL电路实现，其包括一计数器，用于接收从一基准时钟发生器输入的第一时钟信号和从一压控振荡器(VCO)反馈的第二时钟信号，并从第一时钟信号与第二时钟信号被同步之时开始将第二时钟信号的周期数计数为一计数器值；一鉴相器，用于在第一时钟信号的每个周期内检测第二时钟信号的该计数器值；一加法器，用于对从鉴相器输出的计数器值进行相加，以计算出一个时间单位内的相位差值；一缓冲器，用于当加法器在下一时间单位内把从鉴相器输出的计数器值相加时，临时存储相加后的计数器值；一存储器单元，用于在一查找表内存储对应于相位差值的预先计算的相位差校正值；一中央处理单元(CPU)，用于从缓冲器接收所存储的一个时间单位内的相加后计数器输出，并从存储器单元读取相应的相位差校正值；一数模转换器(DAC)，用于根据该相应的相位差校正值输出模拟电压值以驱动VCO；其中，VCO根据从DAC输出的模拟电压值产生与第一时钟信号同步的第二时钟信号。
本发明的其它优点、目的和特性将部分地在下面的说明中提出，并可以部分地由本领域技术人员通过审看以下内容来理解或是通过实践本发明来获得。本发明的目的和优点可以如所附权利要求中特别指出的方式实现。
下面将参照附图对本发明进行详细说明，附图中相同标号代表相同部件。
图1是显示根据现有技术的通用数字处理PLL的示意方框图；图2A和2B显示图1中DP-PLL的时钟信号的示例波形和根据现有技术的鉴相器的相位差检测周期；图3是根据本发明优选实施例的数字处理PLL的示意方框图；图4A和4B比较性地显示图3中DP-PLL的基准时钟和输出时钟的示例波形；图5A和5B比较性地显示现有技术和本发明优选实施例的数字处理PLL电路。
图3是根据本发明优选实施例的数字处理PLL的示意方框图，其包括鉴相器10，用于直接比较输入基准时钟(输入CLK)和从VCO70反馈的VCO输出时钟(VCO CLK)，并对于基准时钟以例如每125μsec的时间间隔对VCO输出时钟数进行计数，以输出相位差值；加法器20，用于以例如每125μsec或250μsec的时间周期反复地对从鉴相器10输出的预定数目(例如16)的相位差值进行相加；缓冲器30，用于当加法器20反复执行相加时临时地存储所得的值。
如图3所示，ROM 50在一查找表中存储用于相加结果的事先计算出的相位差校正值。CPU40以例如每4msec的预定周期接收从缓冲器30输出的相加结果，并从ROM 50读取相应的相位差校正值以调节相位差。DAC 60根据CPU40的输出，输出控制电压值以驱动VCO 70。VCO 70根据从DAC 60输出的控制电压值产生预定的输出时钟信号(VCO CLK)。
首先，鉴相器10直接比较从第一端子输入的基准时钟信号(输入CLK)和在第二端子从VCO70反馈的输出时钟信号(VCO CLK)，该基准时钟信号例如可以是4KHz，该输出时钟信号例如可以是25．92MHz。如果PLL在正常状态，基准时钟信号(输入CLK)和VCO输出时钟信号(VCO CLK)应相互同步，在该同步状态，基准时钟(输入CLK)的每个周期应具有相同数目的输出时钟(VCO CLK)周期。即，例如4KHz的基准时钟(输入CLK)的一个周期应该总是具有例如25．92MHz的输出时钟(VCO CLK)的6480个周期。
如图4A所示，当基准时钟(输入CLK)与输出时钟(VCO CLK)同步时，如果在基准时钟前的上升沿(Pn)的输出时钟值是“0”，那么在下一个上升沿(Pn+1)的输出时钟值也将是“0”。
同时，如果输出时钟(VCO CLK)比基准时钟(输入CLK)快，那么在下一个上升沿(Pn+1)的值将大于“0”(即，1，2，3，…)，而如果输出时钟比基准时钟慢，那么该值将是6479，6478，6477，等等。这一原理可以类似地应用于6480的约数(divisor)(即2，4，6，…，162，…，3240)。
例如，如图4B所示，当选择了6480的约数中的162时，如果在基准时钟信号(输入CLK)前的上升沿(Pn)的时钟值是“0”，那么在将值0至161反复40次之后，在下一个上升沿(Pn+1)的输出时钟值将也是“0”。同样，如果输出时钟(VCO CLK)比基准时钟(输入CLK)快，那么在下一个上升沿()的值将大于“0”(即，1，2，3，…)，而如果输出时钟比基准时钟慢，那么该值将是161，160，159等等。
如上所述，本发明优选实施例的鉴相器10使用一计数器，该计数器对应于在基准时钟(输入CLK)的一个周期中输出时钟(VCO CLK)的周期数的约数。就此而言，因为输出时钟与基准时钟相比通常会发生抖动，在使基准时钟和输出时钟同步之前，对约数的选择应有限制。输出时钟发生抖动的范围不应超过预定的约数值。如果所选择的约数太小，其将难以覆盖该范围。而如果所选择的约数太大，则相位差值的数据将加长。因此，应该选择能够吸收抖动的最小约数。
在本发明优选实施例的此例子中，由于约数值被设置为可以用8位数据表示的162，因此可以实现更简单的电路。
此外，鉴相器10可以被设计为将输出时钟值分为正数和负数。例如，如果希望处理以-80至+81计数的计数器而不是以0至159计数的计数器，那么“0”表示正常状态，负数表示输出时钟比基准时钟慢的状态，正数表示输出时钟比基准时钟快的状态。而且，当计数器被设计为包括正数和负数时，与仅包括正数的计数器相比，为生成查找表所需的数据量被减半，并且相应地降低了ROM50的所需容量。
鉴相器10对于4KHz基准时钟(输入CLK)以例如每250μsec的预定时间间隔对25．92MHz的输出时钟(VCO CLK)计数，并输出相位差值。然后，加法器20以诸如每250μsec的预定时间间隔对从鉴相器10输入的相位差值进行相加，缓冲器30存储该相加结果。这些步骤被反复执行对应于一个块(计算)周期的预定次数，例如16次。相应地，以每4msec(250μsec×16=4msec)的时间间隔把相加结果输出到CPU40，以在CPU40中执行所编程的中断服务程序。
在执行该中断服务程序时，CPU40根据ROM50中预存的查找表输出用于控制DAC60和VCO70的控制信号，以调节甚至于超过查找表范围的相位差。该预存的查找表包括根据每个块(计算)周期的相位差的总和(或平均值)的相位差补偿值。
DAC60根据CPU40加载的控制信号输出一电压值以驱动VCO70。根据该电压值，VCO70输出25．92MHz的同步输出时钟信号(VCO CLK)。
图5A表示根据现有技术的数字处理PLL电路，图5B表示根据本发明优选实施例的数字处理PLL电路的处理。如图5A所示，在现有技术数字处理PLL电路中，对于一个块周期，是基于输出时钟(VCOCLK)以预定时间间隔对输入基准时钟(输入CLK)和比较时钟(分频CLK)进行计数并存储在双端口存储器2中，其中比较时钟通过对从VCO5反馈的输出时钟(VCO CLK)进行分频产生。CPU3读出所存储的值以计算平均相位差值，DAC4和VCO5由该平均相位差值控制。
与之比较，如图5B所示，在本发明优选实施例的数字处理PLL电路中，在对基准时钟信号(输入CLK)进行了VCO输出时钟(VCOCLK)数目的计数后，在加法器20中将其值递增一个块单位。CPU40读取所得值和来自查找表的相应补偿值，DAC60和VCO70由该补偿值控制。
根据本发明优选实施例的数字PLL电路，通过利用加法器20和缓冲器30以硬件来计算在一个块(计算)周期中基准时钟和输出时钟之间的相位差值，CPU直接从查找表中读取相应的相位差补偿值，并执行同步控制操作。因此，可以使用相对较便宜的处理速度比现有技术中的CPU3低的CPU，以便降低成本，并能够提供满足国际标准的更快的处理速度。
此外，本发明不需要双端口存储器2，并且鉴相器的数据长度被缩短，从而减小了ROM存储器大小。
上述实施例和优点仅是示例性的，并不应理解为对本发明的限制。本发明的指数可以容易地应用于其它类型的装置。以上对本发明的说明意在解释，并不限制权利要求的范围。本领域技术人员可以进行多种修改、替换和变型。在权利要求中，装置+功能的语句意欲涵盖执行所述功能的结构，不仅包括结构上的等同还包括等同的结构。
权利要求
1．一种数字PLL电路，包括相位差计算电路，用于比较第一时钟信号和从一压控振荡器(VCO)反馈的第二时钟信号，并计算由至少一个第一时钟信号周期和至少一个第二时钟信号周期组成的一个时间单位内的相位差值；控制单元，用于从一预定查找表读取对应于该相位差值的相位差校正值，并使VCO的输出时钟信号与第一时钟信号同步；以及存储器单元，用于存储该查找表。
2．根据权利要求1的电路，其中相位差计算电路包括计数器，用于从第一时钟信号与第二时钟信号被同步之时开始将第二时钟信号的周期数目计数为一计数器值；检测器，用于在第一时钟信号周期的预定点检测该计数器值；加法器，用于对对应于该时间单位的预定次数的所检测的计数器值进行相加；以及寄存器，用于临时地存储来自加法器的所检测的计数器值。
3．根据权利要求2的电路，其中计数器对从0至N-1的整数进行计数，N是第一时钟信号的一个周期内第二时钟信号周期的数目的约数。
4．根据权利要求3的电路，其中约数N是由能够包括一抖动区域的最小约数确定的，该抖动区域是指第一和第二时钟信号在同步前发生抖动的区间。
5．根据权利要求2的电路，其中计数器对从-N2-1]]>至+N2]]>的整数进行计数，N是第一时钟信号的一个周期内第二时钟信号周期的数目的约数。
6．根据权利要求5的电路，其中约数N是由能够包括一抖动区域的最小约数确定的，该抖动区域是指第一和第二时钟信号在同步前发生抖动的区间。
7．根据权利要求1的电路，其中对应于相位差值的相位差校正值是从一查找表中读取，其各相位差校正值根据一控制公式得到。
8．根据权利要求1的电路，还包括数模转换器(DAC)，用于在控制器的控制下输出一模拟电压值以驱动VCO，其中VCO根据从DAC输出的该模拟电压值产生与第一时钟信号同步的预定频率的时钟信号。
9．一种用于控制数字PLL电路的定相的方法，包括比较自一基准时钟发生器输入的第一时钟信号和从一压控振荡器(VCO)反馈的第二时钟信号；计算一个时间单位内第一和第二时钟信号之间的相位差值；读取对应于该相位差值的相位差校正值；和使VCO的第二时钟信号与第一时钟信号同步。
10．根据权利要求9的方法，其中比较步骤包括从第一时钟信号与第二时钟信号被同步之时开始将第二时钟信号的周期数目计数为一计数器值；对于第一时钟信号的每个周期检测该计数器值；并且比较步骤包括将对应于该时间单位的预定次数的所检测的计数器值进行相加。
11．根据权利要求10的方法，其中在计数步骤中，循环地对从0至N-1的整数进行计数，N是在第一时钟信号的一个周期内第二时钟信号周期数目的约数。
12．根据权利要求11的方法，其中约数N是由能够包括一抖动区域的最小约数确定的，该抖动区域是第一和第二时钟信号在同步前发生抖动的区间。
13．根据权利要求10的方法，其中在计数步骤中，对从-N2-1]]>至+N2]]>的整数进行循环计数，N是第一时钟信号的一个周期内第二时钟信号周期的数目的约数。
14．根据权利要求13的方法，其中约数N是由能够包括一抖动区域的最小约数确定的，该抖动区域是第一和第二时钟循环在同步前发生抖动的区间。
15．根据权利要求9的方法，其中对应于相位差值的相位差校正值是从一查找表中读取，其各相位差校正值根据一控制公式得到。
16．一种数字PLL电路，包括计数器，用于接收从一基准时钟发生器输入的第一时钟信号和从一压控振荡器(VCO)反馈的第二时钟信号，并从第一时钟信号与第二时钟信号被同步之时开始将第二时钟信号的周期数目计数为一计数器值；鉴相器，用于在第一时钟信号的每个周期内检测第二时钟信号的计数器值；加法器，用于对从鉴相器输出的计数器值进行相加以计算一个时间单位内的相位差值；缓冲器，用于在加法器对下一个时间单位内从鉴相器输出的计数器值进行相加时，临时地存储相加后的计数器值存储器单元，用于在一查找表中存储对应于相位差值的预先计算的相位差校正值；中央处理单元(CPU)，用于从缓冲器接收所存储的一个时间单位内的相加后的计数器值，并从存储器单元读取一相应的相位差校正值；以及数模转换器(DAC)，用于根据该相应的相位差校正值输出一模拟电压值以驱动VCO；其中VCO根据从DAC输出的该模拟电压值产生与第一时钟信号同步的第二时钟信号。
17．根据权利要求16的电路，其中计数器对从0至N-1的整数进行计数，N是在第一时钟信号的一个周期内第二时钟信号周期的数目的约数。
18．根据权利要求17的电路，其中约数N是由能够包括一抖动区域的最小约数确定的，该抖动区域是第一和第二时钟信号在同步前发生抖动的区间。
19．根据权利要求16的电路，其中计数器对从-N2-1]]>至+N2]]>的整数进行计数，N是第一时钟信号的一个周期内第二时钟信号周期的数目的约数。
20．根据权利要求19的电路，其中约数N是由能够包括一抖动区域的最小约数确定的，该抖动区域是第一和第二时钟信号在同步前发生抖动的区间。
全文摘要
一种数字处理PLL电路,包括:相位差计算电路,用于比较第一时钟信号和从压控振荡器(VCO)反馈的第二时钟信号,并计算由至少一个第一时钟信号周期和至少一个第二时钟信号周期组成的一个时间单位内的相位差值;控制单元,用于从预定查找表读取对应于相位差值的相位差校正值,并使VCO的输出时钟信号与第一时钟信号同步;存储器单元,用于存储该查找表。由于以硬件计算相位差值,因此降低了成本并提高了处理速度。
文档编号H03L7/08GK1278675SQ0010761
公开日2001年1月3日 申请日期2000年5月15日 优先权日1999年6月18日
发明者李英大, 孙寿炫 申请人:Lg情报通信株式会社