静电放电保护电路及方法
【专利摘要】一种用于功率放大器的静电放电保护方法，以避免功率放大器被静电损坏。其中第一晶体管的集电极为功率放大器的输出端口，该静电保护方法包括第二晶体管，该第二晶体管具有连接到第一晶体管集电极的第一极、通过电阻连接到地的第二极、和连接到上述地的第三极，这样，该第二晶体管就可以释放该输出端口上的静电。
【专利说明】静电放电保护电路及方法
【技术领域】
[0001] 本申请涉及静电放电保护，特别涉及但不限于静电放电保护电路和方法。
【背景技术】
[0002] 静电放电（ESD)是两个物体之间的突然的电流泄放。在工业中，静电放电会引起 一系列有害影响，比如集成电路元件故障。
[0003] 通常有三种原因引起的静电放电：由各种机器引起的静电放电，由电气装置的运 动引起的静电放电，和由与人体接触引起的静电放电。电气产品在使用过程中易受到严重 的静电放电损坏。特别是通过接口引起的损坏，如功率放大器的输入和输出端口，很容易被 静电放电损坏。
[0004] 因此，需要一种新的静电放电保护电路和使用方法。
【发明内容】
[0005] 在本发明一实施例中，提供了一种包括静电放电（ESD)保护方法和功率放大器的 电路，该功率放大器具有输出端口，该输出端口包括第一晶体管的集电极，其中该静电放电 保护装置包括第二晶体管，该第二晶体管具有连接到该第一晶体管的集电极的第一极、通 过电阻连接到地的第二极、和连接到该地的第三极，这样，该第二晶体管就可以释放该输出 端口上的静电。
[0006] 在另一实施例中，提供了一种具有静电放电保护的电路，该电路具有功率放大器 输入端口和功率放大器输出端口，该功率放大器输出端口包括第一晶体管的集电极，其中： 该电路包括为该功率放大器输入端口供电的第一电源和第一接地端，和为该功率放大器输 出端口供电的第二电源和第二接地端，其中该电路还包括第二晶体管，该第二晶体管具有 连接到该第一晶体管的集电极的第一极、通过第一电阻连接到该第二接地端的第二极、和 连接到该第二接地端的第三极，这样，该第二晶体管就可以释放该输出端口上的静电。
【专利附图】
【附图说明】
[0007] 本发明的非限制性和非详尽的各实施例将参照下列附图进行说明，其中类似参考 数字标记除详细说明外在各种视图中指示类似部件。
[0008] 图1示出了根据本发明一实施例的功率放大器的原理图；
[0009] 图2示出了根据本发明一实施例的电路；
[0010] 图2A示出了根据本发明另一实施例的电路；
[0011] 图2B示出了根据本发明另一实施例的电路；
[0012] 图3示出了根据本发明一实施例的方法的流程图；
[0013] 图4示出了根据本发明一实施例的电路；
[0014] 图4A示出了根据本发明另一实施例的电路；
[0015] 图4B示出了根据本发明另一实施例的电路。
【具体实施方式】
[0016] 现将对本发明的各种方面和实例进行说明。以下的描述为了全面理解和说明这些 实例而提供了特定细节。但是，本领域的技术人员可以理解，即使没有许多这些细节，也可 以实施本发明。此外，一些公知结构或功能可能没有被示出或详细描述，以避免不必要地模 糊相关说明。
[0017] 图1示出了功率放大器的原理图。该功率放大器电路10被封装成集成电路（1C， 未在图1中示出），并且该集成电路被通信连接到印刷电路板，例如，该集成电路被DC(直流） 耦合到印刷电路板（PCB，未在图1中示出）。该功率放大器电路10包括输入端口 114,驱动 器100,晶体管101，两个二极管102和103,和在该集成电路上的两个输出焊盘107和108。 该印刷电路板还包括天线113,匹配网络115,和PCB上的扼流电感104,两根键合线109和 110,和两个引脚111和112。
[0018] 在该功率放大器电路10中，输入端口 114接收输入信号，例如射频（RF)信号，并且 驱动器100的输入端口与该输入端口 114连接。驱动器100首先放大该射频信号，并驱动 晶体管101。驱动器100的输出端口与晶体管101的基极连接。晶体管101的集电极与二 极管102的阳极、二极管103的阴极和输出焊盘108连接。二极管102的阴极与输出焊盘 107连接。输出焊盘107通过键合线109与引脚111连接。引脚111与Vcc和电感104的 第一极连接。输出焊盘108通过键合线110与引脚112连接。引脚112与电感104的第二 极连接。电感104作为扼流圈为晶体管101提供工作电流。键合线可以包括铝、铜和/或 金等材料。集成电路的输出阻抗通常是小的；因此，需要匹配网络115将该阻抗转换为大约 50欧姆，然后再与天线113连接。二极管116在晶体管101中是寄生二极管，该寄生二极管 116形成于晶体管101的集电极和衬底之间。晶体管101的集电极是该寄生二极管116的 阴极，而该衬底是该寄生二极管116的阳极。
[0019] 图2示出了根据本发明一实施例的用于保护功率放大器20的输出端口的结构。 电路20包括静电放电保护装置200和功率放大器。该功率放大器包括该功率放大器的输 出端口。该功率放大器的输出端口包括第一晶体管201的集电极。静电放电保护装置200 包括第二晶体管202,该第二晶体管202具有连接到第一晶体管201的该集电极的第一极、 通过电阻203连接到地（GND)的第二极、和连接到地（GND)的第三极，这样，第二晶体管202 就可以释放该输出端口上的静电。
[0020] 图2A示出了根据本发明另一实施例的电路。如图2A所示，第二晶体管202包括 NPN双极型晶体管202A，该第一极是集电极，该第二极是基极，该第三极是发射极。也就是 说，该静电放电保护装置200A包括NPN双极型晶体管202A，该双极晶体管202A具有连接到 第一晶体管201的集电极的集电极、通过电阻203连接到地的基极、和连接到地的发射极， 这样，该NPN双极型晶体管202A就可以释放该输出端口上的静电。
[0021] 图2B示出了根据本发明另一实施例的电路。如图2B所示，在电路20B中，静电放 电保护装置200B包括第二晶体管202。该第二晶体管202包括NM0S (金属-氧化物-半 导体）晶体管202B。该第一极是漏极，该第二极是栅极，该第三极是源极。也就是说，该静 电放电保护装置200B包括NM0S晶体管202B，该NM0S晶体管202B具有连接到第一晶体管 201的集电极的漏极、通过电阻203连接到地的栅极和连接到地的源极，这样，该NM0S晶体 管202B就可以释放该输出端口上的静电。在图2A和图2B中，相同的参考数字标记指示与 图2的电路中相同的元件。
[0022] 电阻203的值介于大约2kQ和大约ΙΟΟΙ?Ω之间。众所周知，NPN双极型晶体管 202A的导通电压大约是0. 7V，导通电流是微安量级的，于是电阻203的值可以在大约2k Ω 和大约l〇〇k Ω之间进行选择。NM0S晶体管202B的导通电压可以是大约0. 4V，导通电流是 微安量级的，于是当NM0S晶体管202B被用于晶体管201的静电放电保护时，电阻203的值 可以在大约2k Ω和大约l〇〇k Ω之间进行选择。
[0023] 图3示出了根据本发明一实施例的功率放大器的静电放电保护方法300的流程 图。该功率放大器具有输出端口，该输出端口包括第一晶体管201，该第一晶体管201具有 基极、集电极和发射极。
[0024] 如图3所示，在方框302中，该方法提供第二晶体管202,该第二晶体管202具有连 接到第一晶体管201的集电极的第一极、通过电阻连接到地的第二极、和连接到地的第三 极。
[0025] 在方框304中，该方法包括通过第二晶体管202释放该输出端口上的静电。
[0026] 图4示出了带有静电放电保护的电路40，该电路40具有功率放大器输入端口和功 率放大器输出端口，该功率放大器输出端口包括第一晶体管的集电极。
[0027] 该电路40包括为该功率放大器输入端口 402供电的第一电源Vcc400和第一接地 端401，以及为该功率放大器输出端口 405供电的第二电源Vcc403和第二接地端404。该功 率放大器输出端口 405包括第一晶体管406的集电极。该电路40还包括第二晶体管407， 该第二晶体管407具有连接到第一晶体管406的集电极的第一极、通过第一电阻408连接 到第二接地端404的第二极、和连接到第二接地端404的第三极，这样，该第二晶体管407 就可以释放该功率放大器输出端口上的静电。
[0028] 该电路40还包括匹配网络421、电感423、天线422和第三电源424。这些元件都 与在图1中提到的元件相似，因此，为简便起见，这里省略对它们的描述。二极管426是晶 体管406的寄生二极管，其与图1中的二极管116相似。电路核心425表不内部电路，为简 便起见，只示出了该内部电路的功率放大器输入端口 402和功率放大器输出端口 405。
[0029] 图4A示出了根据本发明另一实施例的电路。如图4A所示，在电路40A中，第二晶 体管407包括NPN双极型晶体管407A，该第一极是集电极，该第二极是基极，该第三极是发 射极。也就是说，该NPN双极型晶体管407A具有连接到第一晶体管406的集电极的集电极、 通过第一电阻408连接到第二接地端404的基极和连接到第二接地端404的发射极，这样， 该NPN双极型晶体管407A就可以释放该输出端口上的静电。
[0030] 在另一实施例中，如图4B所示，在电路40B中，该第二晶体管407包括NM0S (金 属-氧化物-半导体）晶体管407B，该第一极是漏极，该第二极是栅极，该第三极是源极。 也就是说，该NM0S晶体管407B具有连接到第一晶体管406的集电极的漏极、通过第一电阻 408连接到第二接地端404的栅极和连接到第二接地端404的源极，这样，该NM0S晶体管 407B就可以释放该输出端口上的静电。
[0031] 同样，该电路40还可以包括连接在该功率放大器输入端口 402和该第一接地端 401间的第一二极管409,和连接在该功率放大器输入端口 402和该第一电源400间的第 二二极管410。
[0032] 如图4所示，第一二极管409的阳极与第一接地端401连接，而第一二极管409的 阴极与功率放大器输入端口 402连接。第二二极管410的阳极与功率放大器输入端口 402 连接，而第二二极管410的阴极与第一电源400连接。
[0033] 第一二极管409和第二二极管410共同为功率放大器输入端口 402提供静电保 护。当负电压被施加到该电源输入端口 402时，电源输入端口 402上的静电可以通过第一 接地端401被释放，而当正电压被施加到该电源输入端口 402时，电源输入端口 402上的静 电可以通过Vcc400被释放。由于电源输入端口 402上的静电可以被释放，所以电源输入端 口 402被保护以防止静电放电损坏。
[0034] 同样，电路40还可以包括连接在第一电源400和第一接地端401间的第三二极管 411和第三晶体管412,该第三晶体管412具有连接到第一电源400的第四极、通过第二电 阻413连接到第一接地端401的第五极、和连接到第一接地端401的第六极。
[0035] 第三二极管411的阳极连接到第一接地端401，而第三二极管411的阴极连接到第 一电源Vcc400。该第三二极管411被配置为泄放通道以释放从第一接地端401到第一电源 Vcc400的静电。第三晶体管412被用来在第一电源Vcc400到第一接地端401之间释放静 电。由于在第一电源Vcc400到第一接地端401之间存在着电压差，因此，第三晶体管412 被用来确保该第三晶体管412在正常有效运行状态时是不工作的，而只有当静电通过该第 三晶体管412时，该第三晶体管412才会工作。
[0036] 在一实施例中，如图4A所示，第三晶体管412包括NPN双极型晶体管，该第四极是 集电极，该第五极是基极，该第六极是发射极。也就是说，该第三晶体管412包括NPN双极 型晶体管412A，该NPN双极型晶体管412A具有连接到第一电源Vcc400的集电极、通过第二 电阻413连接到第一接地端401的基极和连接到第一接地端401的发射极，这样，该NPN双 极型晶体管412A就可以释放该第一电源Vcc400上的静电。
[0037] 在另一实施例中，第三晶体管412包括NM0S晶体管，该第四极是漏极，该第五极是 栅极，该第六极是源极。也就是说，该第三晶体管412包括NM0S晶体管412B，该NM0S晶体 管412B具有连接到第一电源Vcc400的漏极、通过第二电阻413连接到第一接地端401的栅 极和连接到第一接地端401的源极，这样，该匪0S晶体管412B就可以释放第一电源Vcc400 上的静电。
[0038] 同样，该电路40还包括连接在第二电源Vcc403和第二接地端404之间的第四二 极管414,和第四晶体管415,该第四晶体管415具有连接到第二电源Vcc403的第七极、通 过第三电阻416连接到第二接地端404的第八极和连接到第二接地端404的第九极。
[0039] 第四二极管414的阳极与第二接地端404连接，而第四二极管414的阴极与第二 电源Vcc403连接。该第四二极管411被配置为泄放通道以释放从第二接地端404到第二 电源Vcc403的静电。
[0040] 第四晶体管415被用来在第二电源Vcc403到第二接地端404之间释放电静电。由 于在第二电源Vcc403到第二接地端404之间存在着电压差，因此，第四晶体管415被用来 确保该四晶体管415在正常有效运行状态时是不工作的，而只有当静电通过该第四晶体管 415时，该第四晶体管415才会工作。
[0041] 在一实施例中，第四晶体管415包括NPN双极型晶体管，该第七极是集电极，该第 八极是基极，该第九极是发射极。也就是说，如图4A所示，该第四晶体管415包括NPN双极 型晶体管415A，该NPN双极型晶体管415A具有连接到第二电源Vcc403的集电极、通过第三 电阻416连接到第二接地端404的基极、和连接到第二接地端404的发射极，这样，该NPN 双极型晶体管415A就可以释放该第二电源Vcc403上的静电。
[0042] 在另一实施例中，第四晶体管415包括NM0S晶体管，该第七极是漏极，该第八极是 栅极，该第九极是源极。也就是说，如图4B所示，该第四晶体管415包括NM0S晶体管415B， 该NM0S晶体管415B包括连接到第二电源Vcc403的漏极、通过第三电阻416连接到第二接 地端404的栅极和连接到第二接地端404的源极，这样，该NM0S晶体管415B就能释放该第 二电源Vcc403上的静电。
[0043] 同样，该电路40还包括在第一电源Vcc400和第二电源Vcc403间的两个反向连接 的第五二极管417和第六二极管418。有时一个电源会对另一个电源造成干扰，因此，该两 个二极管417和418既被用来将两个电源互相隔离开，又被用来提供通道以释放从第一电 源到第二电源的静电，反之亦然。
[0044] 同样，该电路40还可以包括在第一接地端401和第二接地端404间的两个反向连 接的第七二极管419和第八二极管420。有时，一个接地端会对另一个接地端造成干扰，因 此，该两个二极管419和420既被用来将两个接地端互相隔离开，又被用来提供通道以释放 从第一接地端到第二接地端的静电，反之亦然。
[0045] 本领域的技术人员应当理解，不同实施例中的元件可以互相结合以产生另一个技 术解决方案。本书面说明书使用实例来公开本发明，包括最佳实施方式，并且也使本领域任 何技术人员能够实施本发明，包括制造和使用任何设备或系统，以及运用本发明中所述的 方法。本发明的专利范围由权利要求书限定，并可包括本领域技术人员想到的其他实例。这 些其他实例如果具有与本权利要求书的文字语言相同的结构元件，或包括与本权利要求书 的文字语言没有本质区别的等同结构元件，则这些其他实例意图在本权利要求书的范围之 内。
【权利要求】
1. 一种电路，其特征在于，包括静电放电保护装置和功率放大器，该功率放大器具有输 出端口，该输出端口包括第一晶体管的集电极，其中该静电放电保护装置包括： 第二晶体管，该第二晶体管具有连接到所述第一晶体管的集电极的第一极、通过电阻 连接到地的第二极、和连接到所述地的第三极，这样，所述第二晶体管可以释放所述输出端 口上的静电。
2. 根据权利要求1所述的电路，其特征在于，所述第二晶体管包括NPN双极型晶体管， 所述第一极是集电极，所述第二极是基极，第三极是发射极。
3. 根据权利要求1所述的电路，其特征在于，所述第二晶体管包括NMOS晶体管，所述第 一极是漏极，所述第二极是栅极，所述第三极是源极。
4. 根据权利要求1所述的电路，其特征在于，所述电阻的阻值在2kQ至lOOkQ之间。
5. -种用于功率放大器的静电放电保护方法，所述功率放大器具有输出端口，该输出 端口包括第一晶体管，该第一晶体管具有基极、集电极和发射极，其特征在于，所述方法包 括以下步骤： 提供第二晶体管，该第二晶体管具有连接到所述第一晶体管的集电极的第一极、通过 电阻连接到地的第二极、和连接到所述地的第三极； 通过所述第二晶体管释放所述输出端口上的静电。
6. -种具有静电放电保护的电路，该电路具有功率放大器输入端口和功率放大器输出 端口，该功率放大器输出端口包括第一晶体管的集电极，其特征在于， 所述电路包括为所述功率放大器输入端口供电的第一电源和第一接地端、为所述功率 放大器输出端口供电的第二电源和第二接地端；其中， 所述电路还包括第二晶体管，该第二晶体管具有连接到所述第一晶体管的集电极的第 一极、通过第一电阻连接到所述第二接地端的第二极、和连接到所述第二接地端的第三极， 这样，所述第二晶体管可以释放所述功率放大器输出端口上的静电。
7. 根据权利要求6所述的电路，其特征在于，所述第二晶体管包括NPN双极型晶体管， 所述第一极是集电极，所述第二极是基极，所述第三极为发射极。
8. 根据权利要求6所述的电路，其特征在于，所述第二晶体管包括NM0S晶体管，所述第 一极是漏极，所述第二极是栅极，所述第三极是源极。
9. 根据权利要求6所述的电路，其特征在于，还包括连接在所述功率放大器输入端口 和所述第一接地端间的第一二极管，和连接在所述功率放大器输入端口和所述第一电源间 的第二二极管。
10. 根据权利要求6所述的电路，其特征在于，还包括连接在所述第一电源和所述第一 接地端间的第三二极管，和第三晶体管，该第三晶体管具有连接到所述第一电源的第四极、 通过第二电阻连接到所述第一接地端的第五极和连接到所述第一接地端的第六极。
11. 根据权利要求10所述的电路，其特征在于，所述第三晶体管包括NPN双极型晶体 管，所述第四极是集电极，所述第五极是基极，所述第六极是发射极。
12. 根据权利要求10所述的电路，其特征在于，所述第三晶体管包括NM0S晶体管，所述 第四极是漏极，所述第五极是栅极，所述第六极是源极。
13. 根据权利要求10所述的电路，其特征在于，所述第二电阻的阻值在2kQ至lOOkQ 之间。
14. 根据权利要求6所述的电路，其特征在于，还包括连接在所述第二电源和所述第二 接地端间的第四二极管，和第四晶体管，该第四晶体管具有连接到所述第二电源的第七极、 通过第三电阻连接到所述第二接地端的第八极、和连接到所述第二接地端的第九极。
15. 根据权利要求14所述的电路，其特征在于，所述第四晶体管包括NPN双极型晶体 管，所述第七极是集电极，所述第八极是基极，所述第九极是发射极。
16. 根据权利要求14所述的电路，其特征在于，所述第四晶体管包括NMOS晶体管，所述 第七极是漏极，所述第八极是栅极，所述第九极是源极。
17. 根据权利要求14所述的电路，其特征在于，所述第三电阻的阻值在2kQ至lOOkQ 之间。
18. 根据权利要求6所述的电路，其特征在于，还包括在所述第一电源和所述第二电源 间的两个反向连接的第五二极管和第六二极管。
19. 根据权利要求6所述的电路，其特征在于，还包括在所述第一接地端和所述第二接 地端间的两个反向连接的第七二极管和第八二极管。
【文档编号】H02H9/04GK104143820SQ201310167397
【公开日】2014年11月12日 申请日期:2013年5月8日 优先权日:2013年5月8日
【发明者】韩鹏, 刘家洲, 徐群山 申请人:博通集成电路（上海）有限公司