专利名称：集成电路去耦电容器的利记博彩app
技术领域：
本发明涉及集成电路去耦电容器，例如用于使电源噪声最小化的去耦电容器。
背景技术：
去耦电容器可以用来帮助电源向被供电的电路部件提供更稳定的电力。去耦电容 器使得在直流(DC)电源线上的高频噪声被直接地旁路在线路之间，阻止了该噪声到达被 供电的电路部件。如果需要电源在各种操作模式之间进行切换，那么足够的去耦电容可以 用作能量存储，以减少在模式切换事件期间不希望的电压降的幅度。 集成电路设计的改进有时需要为在高数据速率和时钟率下操作的集成电路提供 稳定的电力。这要求增加每集成电路面积上的去耦电容的量。大的去耦电容可能占据集成 电路上不成比例的量的有价值的表面积。需要一种有效率和有效果的方式以实现在集成电 路上的大的去耦电容，以便最大化它们的效果并且最小化它们在集成电路上的布图面积。
用来减小电源噪声的去耦电容器有时被放置得接近在印刷电路板上的集成电路。 然而，对于这种外部去耦电容器布置的使用可能引入不希望的中间电感和电阻，减小了去 耦电容器在减小电源噪声方面的效果。 利用大的、局部化的整体栅极氧化物电容器结构，已经实现了常规的芯片上的去 耦电容器。虽然这种类型的布置可以帮助减小电源噪声，但是例如这种大的电容器结构容 易受到故障的损害。如果故障使得大的栅极氧化物电容器短路，那么不可接受的大电流将 流过该被短路的电容器使得该集成电路无法使用。这样的故障可能在生产期间或者在现场 由于潜在的电介质缺陷而产生。随着越来越大的去耦电容实现在集成电路上以适应增加的 数据速率和电源模式的切换，遭受这种类型的故障的机会也倾向于增加。此外，位于集成电 路的特定部分的去耦电容器往往不如使用其它方式的可能有效。
因此需要提供改进的集成电路去耦电容器。
发明内容
根据本发明，提供用于集成电路上的电源的去耦电容器。该去耦电容器可以以一
簇电容器单元的方式分布在集成电路中。在每个簇中的电容器单元可以并行连接。每个电
容器单元可以包括一个电容器和一个与该电容器串联的电阻器。如果在电容器单元中产生
使电容器短路的故障，那么该串联的电阻可以将流过该电容器单元的电流限制到一个可接
受的值，并且也因为该单元电容小，所以该故障将少量地减小总的去耦电容器。 该去耦电容器可以由任何适当类型的电容器结构形成。例如，该去耦电容器可以
是一种适当形状的金属-绝缘体-金属(MM)电容器。该去耦电容器也可以使用金属-氧
化物-半导体(M0S)电容器实现。该去耦电容器可以位于半导体衬底和集成电路电介质堆
叠中的第一金属层之间。 该串联电阻可以实现为在半导体衬底上通过源极-漏极注入区的电阻性路径。
该去耦电容器可以用于任何适合的集成电路，例如可编程集成电路。该去耦电容器的使用可以帮助减小电源噪声，尤其是在电源在不同的操作模式之间进行切换的环境 中。例如，该去耦电容器可以用来减小集成电路上的电源噪声，其中电源在不同的操作模式 下产生幅度变化的电源电压。 本发明的进一步特征，其性质以及各种优点将由附图和下面的详细说明而更加清 楚。
图1为根据本发明的实施方式的具有分布式的去耦电容器的示意性的集成电路 的图； 图2为一电路图，示出了根据本发明的实施方式的一簇电容器单元，其中所述电 容器单元为并行连接； 图3A为一 电路图，示出了根据本发明的实施方式的电容器单元，所述电容器单元 包括电容器以及在该电容器下游的串联的电阻器； 图3B为一电路图，示出了根据本发明的实施方式的电容器单元，所述电容器单元 包括电容器以及在该电容器上游的串联的电阻器； 图3C为一电路图，示出了根据本发明的实施方式的电容器单元，所述电容器单元 包括电容器和在该电容器的每一侧串联的两个电阻器； 图4为一电路图，示出了根据本发明的实施方式的一簇电容器单元，每个电容器 单元都包括电容器和串联电阻器； 图5为根据本发明的实施方式的可编程逻辑器件的示意图； 图6为一电路图，示出了根据本发明的实施方式的具有可选的随机存取存储器单 元的电源和控制电路； 图7为一电路图，示出了根据本发明实施方式的电源和相关的控制电路，其中该 电源可以输出相对高的电源电压或者相对低的电源电压； 图8为根据本发明的实施方式的圆柱形金属_绝缘体_金属(MIM)电容器的截面 图； 图9为根据本发明的实施方式的平面形金属_绝缘体_金属(MIM)电容器的截面 图； 图10为根据本发明的实施方式的位于n-阱中的金属-氧化物-半导体(M0S)电 容器的图； 图11为示出了根据本发明的实施方式的都位于半导体衬底上的圆柱形金属_绝 缘体-金属电容器和被供电的电路部件的图； 图12为示出了根据本发明的实施方式的具有由通过半导体衬底中的相邻源 极-漏极注入区的电阻性路径形成的串联电阻器的电容器单元的图； 图13为根据本发明的实施方式的一簇具有通过半导体衬底中的源极-漏极注入 区的电阻性路径的电容器单元的透视图； 图14为集成电路的一部分的顶视图，示出了根据本发明的实施方式的梳状导电 路径，其可以被用于分配正的电源电压和接地电源电压。
具体实施例方式
本发明涉及电容器，例如用于集成电路上的电源的去耦电容器。该去耦电容器可 以利用分布式的设计实现。这允许该电容器放置得邻近于电路部件，从而增加它们在减小 噪声方面的效果。负载器件例如电阻器可以用来在电容器中出现故障时保护该集成电路免 于遭受过量电流的损坏。有效的电容器结构可以用来保持集成电路的基本面。
在图1中示出了根据本发明的实施方式的具有分布式的去耦电容器的示意性的 集成电路的电路图。集成电路30包括一个或多个电源32。该电源可以利用任何适合的架 构来构造。例如，每个电源可以供应相同的固定输出电源电压，或者每个电源可以产生不同 的输出电源电压。电源32也可以产生随时间变化的输出。 电源32可以从电源线42接收正的电源电压Vrc(例如1. 1伏)并且从电源线44 接收接地电源电压Vss(例如0伏)。线例如线42可以连接到一个或多个正的电源管脚，例 如正的电源管脚45。线例如接地线44可以连接到一个或多个接地电源管脚，例如管脚43。 管脚45和43可以连接到用于电路30的电源。用于正的电源电压Vrc和接地电源电压Vss 的电源可以位于该集成电路芯片之外(例如在安装了电路30的同一印刷电路板上)。电源 32输出规定的电压，例如正的输出电压VINT和接地电压Vss。 可选的控制电路34可以通过一个或多个控制路径36连接到电源32。控制电路可 以用来配置电源的行为。例如，控制电路34可以用于设定正的电源电压V皿的幅度。
电源32将电力提供到集成电路上的被供电的电路部件38。该正的输出电压VINT 可以沿着路径例如电源线46输送以及该地电压VSS可以沿着路径例如电源线48输送。每 个被供电的电路部件38可以具有连接到电源线46的第一相关导电路径35和连接到电源 线48的第二相关导电路径37。被供电的电路部件38可以位于集成电路上的不同区域中。 每个被供电的电路部件38可以包括一个或多个个体的器件，例如晶体管。
在一个器件上，例如可编程逻辑器件集成电路，每个部件38可以代表可编程逻辑 块，存储器块，或其它电路。例如可以有数十、数百、数千或者超过数千个的部件38在给定 的集成电路30上。相应数量的电源和电源分配路径例如路径46和48可以用于对这些部 件进行供电。图1中所示的相对少量的部件38和相关电源32的布置仅仅是示意性的。
电容器部件40可以与被供电的电路部件38并行连接。每个电容器部件40可以 具有连接到电源线46的第一相关导电路径39和连接到电源线48的第二相关导电路径41 。 该电容器部件可以分布在集成电路上的所有不同的区域使得它们接近于被供电的电路部 件。这有助于减小中间电感和电阻并且因此增强了电容器部件40用作降噪去耦电容器的 效果。 为了强调电容器部件如何分布在集成电路30上的被供电的电路部件之中，在图1 中电容器部件40和被供电的电路部件58以交替的顺序示出。当这些各自的部件以给定的 距离定位(例如，5mm以内、lmm以内、0. 5mm以内、0. lmm以内等等)时，电容器部件40可以 被认为是接近或邻近于电路部件38。 每个电容器部件40可以由并行连接的一个或多个电容器单元50的簇构成，如图2 中所示。每个电容器单元50可以具有连接到传导电容器端路径39的第一端49和连接到 传导电容器端路径41的第二端51。电容器部件40和其每一个单元50都可以从端39接收 到正的电源电压VINT以及从端41接收到接地电源电压Vss。
每个电容器单元50可以具有与一个或多个可选电阻器70串联的电容器60，如图3A、图3B和图3C中所示。电阻器70对于电容器单元50来说可以用作负载器件，其在发生由于故障(例如电介质缺陷)造成的短路时限制可以通过该单元的电流量。每个电容器60可以通过导电线65连接到一个或多个电阻器70。每个电容器60可以具有电容C并且每个电阻器70可以具有电阻R。位于每个簇40中的电容器60和电阻器70可以具有相同或者不同的电容值C和电阻值R。每个单元的电阻器可以位于电容器60的下游(接近Vj，如图3A中所示，或者位于电容器60的上游(接近VJ，如图3B中所示。可以有位于电容器60的每一侧的两个电阻器70，如图3C中所示。在图3C所示的类型的布置中，每个电阻值可以相同或者不同。电容器单元50可以连接在正的电源电压VINT端49和地电源电压端51之间，以减小电源噪声。 在图4的实施方式中，电容器部件40由每个都具有位于电容器60下游的电阻器70的一簇电容器单元50形成。在同一簇中的电容器单元一般具有以相同顺序安置的电容器和电阻器(即所有的电阻器都位于该电容器的下游或是都位于上游)，但是这不是必须的。每个电容器60可以具有连接到正的电源端的端49，例如连接到V皿导电路径39的端。每个电阻器70可以通过各自的导电线65连接到各个电容器60并且可以通过各自的端51连接到接地电源端，例如连接到导电线41的端。 每个电阻器70在其相关电容器60中产生故障时限制流经其相关电容器单元50的电流。故障可能由于电介质缺陷而产生。故障可能由于潜在的电介质缺陷而在集成电路30的生产期间或者可能在现场产生。故障例如电介质缺陷可能导致电容器60的端被短路在一起。当故障将电容器60的端短路在一起时，电容器60的电阻基本上变为0。在这种情况下，电阻器70将通过电容器单元50的最终电流ISH。KT限制到(VINT-VSS)/R。可以选择电阻值R以避免在故障出现时损坏集成电路30。 分布式的去耦电容器例如电容器部件40可以用于任何适合类型的集成电路，例如微处理器、数字信号处理器、或者专用集成电路。该集成电路也可以是可编程集成电路。可编程集成电路的实例包括可编程逻辑器件(有时也叫做现场可编程门阵列)以及具有可编程电路但是一般不叫做可编程逻辑器件的集成电路，例如微处理器、数字信号处理器，或者包括可编程电路的专用集成电路。 图5中示出了可以具有例如基于电容器部件40的电容器的示意性可编程逻辑器件10。可编程逻辑器件10具有输入_输出电路12用于驱动信号到器件10外以及用于通过输入-输出管脚14从其它器件接收信号。互连资源16例如全局或局部的垂直和水平导电线和总线用来在器件10上路由信号。互连资源16包括固定的互连(导电线)和可编程的互连(即，在各个固定互连之间的可编程连接)。可编程逻辑18可以包括组合逻辑电路和连续逻辑电路。可以配置该可编程逻辑18以执行定制的逻辑功能。与互连资源16相关的可编程互连可以被认为是可编程逻辑10的一部分。 可编程逻辑器件10包括可编程元件20例如随机存取存储器单元以及非易失性元件例如多晶硅熔丝。可编程元件20(例如，易失性元件，如随机存取存储器)可以利用管脚14和输入_输出电路12加载配置数据(也叫做编程数据)。该可编程元件的每个提供相应的静态控制输出信号，其控制在可编程逻辑18中的相关逻辑部件的状态。该可编程元件输出信号一般用来控制金属-氧化物-半导体(MOS)晶体管的栅极。这些晶体管的大部分通常是在可编程部件例如多路器、查询表、逻辑阵列、与、或、与非、或非逻辑门等中的n沟道金属-氧化物-半导体(NM0S)传输晶体管。当可编程元件输出为高时，由该可编程元件控制的传输晶体管导通并且将逻辑信号从其输入传输到其输出。当可编程逻辑元件输出为低时，该传输晶体管截止并且不传输逻辑信号。 该可编程元件可以从任何合适的源进行加载。在一个典型的布置中，该可编程元件可以通过管脚14和输入-输出电路12从外部可擦除_可编程只读存储器以及被称为配置器件的控制芯片进行加载。非易失性元件可以在制造期间使用编程设备或者片上电路进行电编程(作为示例)。 器件10的电路可以使用任何合适的架构来构成。作为一个实例，可编程逻辑器件IO的逻辑可以构成为一系列较大的可编程逻辑区的列和行，所述每个较大的逻辑区包括多个较小的逻辑区。器件10的逻辑资源可以通过例如相关的垂直或者水平导体的互连资源16来进行互连。这些导体可以包括跨过基本上整个器件10的全局导电线、跨越部分器件10的例如二分之一线或是四分之一线的分段线、特定长度(例如足以互连几个逻辑区)的交错线、较小的局部线，或任何其它适合的互连资源布置。如果需要，那么器件10的逻辑可以以更多的级或层来安排，其中多个大的区域互连以形成更大的逻辑部。仍然有其它器件的布置可以使用不以列和行布置的逻辑。 图1中控制电源32的控制电路34可以包括可编程元件20。图6示出了示意性的电源以及包括可选的可编程元件的相关控制电路的图。可编程元件20可以是利用易失性存储器实现的随机存取存储器单元R的配置。如果需要，那么可编程元件20可以利用非易失性元件例如多晶硅熔丝来实现。控制电路34连接到具有输出端36的电源32。电源32从电源线42接收正的电源电压Vrc并且从电源线44接收接地电源电压Vss 。电源32在电源线46上输出正的电源电压VINT并且在电源线48上输出接地电源电压Vss。控制电路34可以控制电源功能的各个方面例如VINT的幅度。虽然在图6的示例中示出了控制电路34包括可编程元件20，但是在控制电路34中使用可编程元件20仅仅是示意性的。控制电路34可以不借助可编程元件20而产生控制信号。直接来源于可编程元件20的状态的控制信号可以是静态的并且可以表示这些元件的加载内容。没有可编程元件20的控制电路34可以产生用于控制电源32的动态控制信号。 在某些集成电路中，可能需要可调节的电源电压VINT。例如，如果集成电路为可编程逻辑器件，那么在数据加载和正常操作期间可能希望升高或者降低与存储器单元相关联的电源电压(一个示例)。 在可编程逻辑器件10中的可编程存储器元件20产生反映配置数据已经加载到存储器元件内的静态输出信号。该静态输出信号驱动金属-氧化物-半导体(MOS)晶体管的栅极。在多路器和其它逻辑元件中，一些晶体管用作传输晶体管。如果以足够大的电压驱动，那么在可编程逻辑器件中的传输晶体管将仅仅正常地工作。如果以不足的电压电平驱动可编程逻辑器件中的该传输晶体管，例如由于在该器件上的元件20或其它相关电路的VINT电平太低，那么传输通过该传输晶体管的数据信号将遭受极大的电压损失并且可能不再被认为是器件上的有效逻辑信号。因此如果在操作期间向该可编程存储器元件20供给更高的电源电压V皿，那么这可能是需要的。 在数据加载操作期间，可编程存储器元件20利用数据线和地址线被加载配置数据。由地址线控制的寻址晶体管可以用来控制加载哪个可编程存储器元件。可能需要使得可编程存储器元件在数据加载操作期间被供给有较低的电源电压以增加存储器元件的写入裕度，同时减少对寻址晶体管的需求。 在某些环境下，可能需要在该可编程逻辑器件的操作期间以不同的正的电源电压对于可编程存储器单元进行供电。由较大的电源设定值进行供电的存储器元件将能够比由较低的电源设定值进行供电的存储器元件更充分地导通相关的传输晶体管。这是因为较高电压存储器元件的输出信号将比较低电压存储器元件的输出信号更充分地导通n-沟道金属-氧化物-半导体传输晶体管。因此被提供有较大存储器元件电源设定值的电路比以较低存储器元件电源设定值进行操作的电路更快速。被供给有较小存储器元件电源设定值的电路操作得更慢，但是消耗较少的电力。 通过调整集成电路上的存储器元件电源设定值，某些电路区域可以被置于快速模式下，而其它的电路区域可以置于慢速模式下。该快速模式区可以用来确保满足用户所希望的的时间约束。例如，用来处理关键电路路径的可编程逻辑器件区可以置于快速模式下，以确保最大化的性能。每当不需要最大化的性能时，该慢速模式区可以减小由于传输晶体管造成的电力损失。 如这些示例所说明的，集成电路例如集成电路30经常可以从可调整的电源的使用中获益。尤其是在例如这样的环境下，有利的是提供令人满意的去耦电容器以减小可能由于对V皿的改变而产生的电源噪声。 图7中示出了对于电源32和控制电路34的示意性电路图。在图7的示意性电路中，对于可调整的电源VINT的电平存在有两种可能——相对较高的电平VH和相对较低的电平、。电源32可以包括高电压电源27，其接收电源线42上的正的电源电压l和电源线44上的接地电源电压Vss并且在电源线22上输出相应的正的电源电压VH。该电源还可以包括低电压电源29，其接收电源线42上的正的电源电压Vrc和电源线44上的接地电源电压L并且在电源线24上提供相应的正的电源电压、。电压、可能小于电压V^例如Vh可以是1.6伏，、可以是0.9伏。 多路器26可以接收电源线22上的电压VH以及可以接收电源线24上的电压、。多路器26可以在电源线46上输出电压VH或者电压、作为其输出电源电压VINT。接地电源电压Vss可以在电源线48上输出。控制电路34可以包括单个随机存取存储器单元20，其在其输出处提供单个静态控制信号。控制电路34可以通过输出端36连接到电源32。控制电路34可以用来选择多路器在其输出电源线46上输出的是VH还是、。例如，如果在线36上的输出为高电平，那么V皿可以设定为VH。然而，如果在线36上的输出为低电平，那么V皿可以设定为、。 任何适合的电平都可以用于VH和、。例如，较高电压VH可以等于0. 9伏的Vcc并
且可以用分压器来将Vcc减少到较低的电压VJ例如，O. 8伏)。、可以等于Vrc(例如，O. 9
伏)并且使用电荷泵或外部电压源来提供1.5伏的VH。其它惶対于、和Vh也是可以的。 如果需要，电源32可以包括多于两个电源并且可以提供多于两个的可选的输出
电压VINT的电平。为了允许三个或者更多的输出电平，在控制电路34中的可编程元件20可
以包括多于一个的随机存取存储器单元并且具有多于一个的相关输出端36。 可以跨诸如在例如图7中的电源轨道46和48上或者任何需要减小噪声的其它电路的路径连接去耦电容器。用于电容器单元50的电容器60可以实现为金属-绝缘体-金属(MIM)电容器或者金属-氧化物-半导体(MOS)电容器。 图8示出了可以用于形成去耦电容器的示意性MIM电容器结构的截面图。图8的MIM电容器具有第一导电部分例如金属层64，第二导电部分例如金属层68，以及插入两个导电层之间的电介质66。第一导电层和第二导电层可以由金属形成，例如铜、铝、金、银、钯、钽、钛、钨、其它金属、金属合金、或任何适合的导电材料。可以用于不由纯金属形成的层64和68的导电材料的示例是多晶硅(例如硅化多晶硅)。电介质66可以是氧化物、氮化物、氮氧化物或任何适合的电介质材料。对于层66适合的电介质材料的示例包括氧化硅、氧化铝、氧化铪、碳化硅、氮化硅、氧化钽、氮氧化钽、氧化钛和氧化锆。端49可以连接到第一金属层64而端65可以连接到第二金属层68。端49和65可以用来将电容器60连接到电容器单元结构例如线49和51以及电阻器70，如联系图3A、图3B和图3C所描述的。
图8的金属-绝缘体-金属(MIM)电容器60可以使用任何适合的形状形成。在图8中的图示表示了具有圆柱形或者矩形形状的MM电容器的截面。MIM电容器可以采用不同于所示的纵横比。例如，MIM电容器的高度可以大于宽度，或者宽度大于高度。具有图8中示出的类型的截面的高MIM电容器具有布图面积小的优点，因此占据了最小的集成电路的表面积("基本面"(real estate))。如果需要，那么MIM电容器也可以具有平面形状，如图9的截面图所示。图9的示例示出了如何由第一金属层64、第二金属层68以及插入这两层之间的平面电介质66形成电容器。层64、66和68可以形成为集成电路上的电介质堆叠中的连续层。例如，电容器电极64和68可以在各自的金属层中形成并且层66可以在过孔层中形成。MIM电容器也可能具有与图8和图9中所示不同的结构。例如，其可能具有沟槽形状。图8和图9的示例仅仅是示意性的。 也可以使用金属_氧化物_半导体(MOS)电容器结构。如图10中所示，MOS电容器60可以具有与栅极G相关的栅极绝缘体88和栅极导体90。在一个典型的情境中，该栅极绝缘体由氧化硅形成。如果需要，该栅极绝缘体可以由其它绝缘材料形成(例如，所谓的高K电介质，如铪基电介质、氮化物、氮氧化物、除了氧化硅之外的氧化物等)。MOS电容器的栅极导体可以由金属或者其它适合的导电材料形成。通过适合的布置，该栅极导体由掺杂的半导体例如掺杂的多晶硅(如硅化的掺杂多晶硅)形成。将掺杂多晶硅用于栅极导体可能是有利的，因为这种类型的栅极导体工艺兼容并且能够容易地制造。源极_漏极注入区84位于栅极绝缘体的两侧的半导体衬底82中。 MOS电容器包括n-沟道金属_氧化物_半导体(NMOS)电容器和p-沟道金属_氧化物_半导体(PMOS)电容器。对于NMOS电容器，用于源极S和漏极D的注入区(整体为"源极-漏极注入区")为n-型掺杂并且形成在p-阱半导体衬底中，而对于PMOS电容器，该源极_漏极注入区为P-型掺杂并且形成在n-阱半导体衬底中。图10中所示的MOS电容器为在n-阱半导体衬底82中形成有p+源极-漏极注入区84的PMOS电容器。导电路径94可以用来将源极区和漏极区84电连接到电容器端A。导电路径92可以用来将栅极接触短路到电容器端B。例如路径92和94的路径可以由金属、掺杂多晶硅或其它适合的导体形成。在电容器60的操作期间，电压可以跨越端A和端B而施加到该电容器。用于去耦电容器的MOS电容器可以沿着被供电的器件38位于半导体衬底上。 如果需要，去耦电容器可以由MOS电容器结构和MIM结构的混合来形成。仅使用MM结构例如图9中的MM结构60，尤其是图8中的MIM结构60的优点在于这些布置对于用于在电路30上形成有源电路的可用表面积的量具有最小的影响。因此，所示的去耦电容器的布置有时作为示例来进行描述，在该去耦电容器布置中，利用圆柱形MIM结构例如图8中的结构60以及平面MIM结构例如图9中的结构60来形成单元50中的电容器60。
图11示出了位于半导体衬底100之上的示意性圆柱形MM电容器60。半导体衬底IOO可以由硅或者任何其它半导体材料形成。在半导体衬底100中的源极-漏极注入区102可以是n-型或p-型。用于注入区例如区域102的掺杂剂离子可以是硼、磷、砷或其它适合的掺杂剂离子。 一层硅化物形成在该源极-漏极注入区上以减小其电阻。在图ll的电容器60中，端65连接到源极-漏极注入区102。电容器60显示为具有第一金属层64、第二金属层68和插入在层64和68之间的电介质66的圆柱形MIM电容器结构，但是如果需要，也可以使用其它类型的电容器或者具有其它形状的MIM电容器。
用于集成电路30的互连可以形成在电路30的表面上的电介质堆叠中(图示为如图11中的堆叠105)。电介质堆叠105可以包括交替的电介质层(S卩，金属互连层和过孔互连层)。在半导体制造期间，将在电介质堆叠中的资源进行图案化以形成互连。该互连连接集成电路30上的电路以至于实现其所需要的功能。图11示出了第一金属互连层104，其为最接近半导体衬底100(有时叫做"M1")的金属互连层。在第一金属互连层104之上可以有附加的金属互连层和过孔互连层，如由圆点73所示。端结构49可以用来将电容器60连接到第一金属互连层104。 图11中还示出了金属-氧化物-半导体(MOS)晶体管112。金属-氧化物-半导体晶体管112具有栅极绝缘体108和栅极导体106。在一个典型的情境中，该栅极绝缘体由氧化硅形成。如果需要，该栅极绝缘体可以由其它绝缘材料形成(例如，所谓的高K电介质，如铪基电介质、氮化物、氮氧化物、除了氧化硅之外的氧化物等)。金属_氧化物_半导体晶体管的栅极导体可以由金属或者其它适合的导电材料例如掺杂多晶硅形成。在氧化物层108的每一侧是作为晶体管112的源极S和漏极D的源极-漏极注入区110。 MOS晶体管包括n-沟道金属-氧化物-半导体(NMOS)晶体管和p-沟道金属-氧化物-半导体(PMOS)晶体管。对于NMOS晶体管的源-漏极注入区为n-型掺杂，而对于PMOS晶体管的源极_漏极注入区为P-型掺杂。 如图11中所示，MOS晶体管112，其可以形成被供电的电路部件38的一部分，可以位于去耦电容器例如电容器60的附近。集成电路上的被供电的电路部件可以包括除了M0S晶体管112以外的器件。需要的是将电容器60和簇40分配到邻近于被供电的电路部件以减小中间电感和电阻的影响。以这种方式分布该去耦电容器部件将最大化该去耦电容的降噪性能。 当利用图11中所示类型的结构来形成电容器60时，电容器60和被供电的电路部
件38都形成在衬底IOO之上的最下层中。例如，电容器60的源极-漏极注入区102可以
在与形成被供电的电路部件例如晶体管112的源极-漏极注入区IIO相同的步骤中形成。
在相同的工艺步骤中形成电容器和供电电路部件使得有效率的制造成为可能。 如果需要，电容器也可以位于集成电路的其它层中。例如，MIM电容器例如图10中
的平面MIM电容器可以位于电介质堆叠105的较高层中(图ll)。这些MIM电容器可以由
在多个互连层中包括了使用垂直和水平电场部件的结构形成。MIM电容器结构可以直接地
10在被供电的器件之上形成，其允许这种类型的电容器消耗最小的电路基本面。
在图11中所示的类型的布置中，当电容器60位于电路30的较低层中时，在半导体衬底100的附近，单元50的电阻器70可以容易地实现为通过半导体衬底的源极_漏极注入区的电阻性路径。图12示出了可以用于电容器单元50的类型的示意性的布置。图12的电容器60具有一个连接到半导体衬底100上的源极-漏极注入区102的端。在半导体衬底100中的源极-漏极注入区可以是n-型或者p-型注入区。 一层硅化物可以形成在该源极_漏极注入区上以减小其电阻。 在图12中，VINT导电路径39和Vss导电路径41显示为形成在第一金属互连层104中。如果需要，路径38和41可以位于其它适合的金属互连层中。端49可以将电容器60连接到VINT导电路径39。路径65可以将电容器60连接到源极-漏极注入区102。导电路径51可以连接源极_漏极注入区102与Vss导电路径41。路径例如49、65和51可以由多晶硅、金属或其它适合的结构形成(例如，在接触层、金属层等中的结构)。如果由于故障而产生短路，那么电流从路径39向下游流过电容器60，进入源极-漏极注入区102，并且穿过源极-漏极注入区102，其形成电流的电阻性路径。接着短路电流可以继续通过导电路径51到达V^导电路径41。以这种方式将源极-漏极注入区102用作电阻性路径，最小化了对于在集成电路制造期间用于形成电阻器70的附加工艺步骤的需要。
图13为具有使用了源极-漏极注入区102以形成电阻器70的电容器单元50的电容器簇40的一部分的透视图。图13示出了电容器60可以如何位于半导体衬底100中的源极-漏极注入区102之上。为了易于制造，在相同簇中的电容器60可以是相同类型的电容器(例如，圆柱形MM电容器)，但这不是必须的。 如图13中所示，VINT导电路径39和Vss导电路径41可以形成在第一金属互连层104中。电容器单元50可以并行连接在V丽和Vss之间以形成簇40。端49可以将电容器60连接到VINT导电路径39。导电路径51可以连接源极_漏极注入区102与Vss导电路径41。路径65可以用来将每个电容器60连接到电阻器70(S卩，注入区102的各个部分)。如图所示，电阻器70不需要彼此电隔离。反而，可以使用共用的注入区102实现电阻器70。如果需要，可以分割区域102。 在图13中，簇40显示为具有三个电容器单元50。在实际的去耦电容器簇中，可能需要每个簇具有数目众多的电容器(例如数百个、数千个、数万个、数十万个)。在图13中，电容器单元50显示为安置在一列中，但是可以使用任何合适的配置。
VINT导电路径39和Vss导电路径41可以由两个不同的金属互连层或者相同的金属互连层形成。在由一共用金属层形成导电路径的布置中，导电路径可以形成具有叉指的梳状结构，如图14中所示。每个梳状结构可以形成一个独立的电容器簇端(例如端39和端41)。在图13和图14中，V丽导电路径39和Vss导电路径41显示为实现于第一金属层104中。第一叉指集合(图14的左侧的实线)可以与第一电容器簇相关联并且第二叉指集合(图14的右侧的虚线)可以与第二电容器簇相关联，并且集成电路30上的所有电容器簇以此类推。 可以选择电容器60的电容值C和电阻器70的电阻值R，以避免在出现电介质故障时损坏器件30。在故障使电容器60短路的情况下，电阻器70将通过该有故障的电容器单元50的电流I，^限制到(VINT_VSS)/R。电阻值R优选地足够大以至于通过该有故障的电容单元50以及电源线46和电源线48的电流I^,在可接受的范围内。然而，将电阻器与电容器串联放置形成了一个具有由R乘以C所给出的相关联的时间常数的(电阻器-电容器)RC电路。该时间常数优选地小于在电源线46和电源线48上的不需要的噪声的时间常数特征。这确保了电容器单元40可以作为去耦电容器而正确地起作用。
这里所述的去耦电容器的布置允许适于典型的集成电路的电阻值R和电容值C。如果，作为一个示例，对于VINT典型的值为1伏并且对于Vss典型的值为0伏，10欧姆的电阻R将导致O. 1安培的电流I，^通过短路的电容器60。如果在没有短路的电容器的情况下，流过电源线46和电源线48的电流为1安培，则当发生短路时，通过电源线46和电源线48的电流将增加到1. 1安培。对于典型的集成电路该10%的电流代表了一个可接受的值。在有多于一个短路的电容器的情况下，通过电源线46和电源线48的电流将按照每短路的电容器O. l安培来增加。如果预期出现很多故障，那么R可能增加。如这个示例所讨论的，对于在每个电容器单元50中的每个电阻器70， 10欧姆或者更大的电阻R可以保护集成电路免于遭受电容器中一个或多个故障的损害。 通过典型的硅化物源极-漏极注入区的电阻可以是大约10欧姆每平方。对于电阻器70，将电阻R实现为通过源极_漏极注入区的电阻性路径可以使用大约与其宽度等长的区域。 通过典型的集成电路的不需要的噪声可能具有50ps的时间常数。因此作为去耦电容器，电容器单元50将优选具有小于10ps的时间常数以便有效。如果电容器60的电容C选择为10fF且电阻R为10ohm，那么电容器单元50的时间常数将是O. lps。这远小于所需的上限。可以利用联系图8和9所述的类型的MIM结构或者联系图IO所述的类型的MOS电容器结构来实现10fF的电容。 典型的集成电路可能需要总共500nF的去耦电容。对于具有每个电容器10fF的电容C，每个集成电路需要总共50， 000， 000个电容器单元。这些电容器单元可以分布在500个每个簇具有lnF(100，000个电容器单元)的簇中。在具有一平方厘米面积的集成电路上，该簇将以每20平方微米一簇的密度放置。 用于该示例的具体值仅仅是出于示意性的目的。对于不同的集成电路，实际的电压和电流是不同的，并且去耦电容器的最理想的实现将取决于所考虑的集成电路的具体特性。 附加实施例
附加实施例1 : —种集成电路，包括多个分布的电源解耦电容器单元的簇，其中每个簇中的电容器单元并行连接，并且其中每个电容器单元包括电容器；以及与电容器串联的电阻器。
附加实施例2 : 根据附加实施例1所述的集成电路，其中在每个单元中的电容器包括金属_氧化
物-半导体电容器。
附加实施例3 : 根据附加实施例l所述的集成电路，其中在每个电容器单元中的电容器为金
属-绝缘体-金属电容器。
附加实施例4 :
根据附加实施例3所述的集成电路，其中每个金属-绝缘体-金属电容器具有圆
柱形的几何形状。
附加实施例5 : 根据附加实施例3所述的集成电路，其中每个金属-绝缘体-金属电容器位于半
导体衬底和集成电路的金属层之间。
附加实施例6: 根据附加实施例1所述的集成电路，其中集成电路具有半导体衬底并且其中每个电容器单元中的电阻器由通过半导体衬底中的源极-漏极注入区的电阻性路径形成。
附加实施例7 : 根据附加实施例6的集成电路，其中每个电容器单元中的电容器包括圆柱形金
属-绝缘体-金属电容器。
附加实施例8 : —种集成电路，包括至少一个电源，跨越第一电源线和第二电源线供应电力；
多个分布式电源电容器单元簇，每个电容器单元簇跨越第一电源线和第二电源线而耦合，其中每个电容器单元簇包括多个并行连接的电容器单元，并且其中每个电容器单元包括
电容器；以及与电容器串联的电阻器，其中所述电阻器由集成电路的半导体衬底中的源
极-漏极注入区形成。
附加实施例9 : 根据附加实施例8的集成电路，其中每个电容器单元中的电容器包括金属_绝缘
体-金属电容器。
附加实施例10 : 根据附加实施例9的集成电路，其中每个单元中的所述金属_绝缘体_金属电容
器具有圆柱形的几何形状。
附加实施例11 : 根据附加实施例8的集成电路，其中所述电源包括连接到第一电源线的多路器，
用于向第一电源线供应第一正电源电压或是第二正电源电压。
附加实施例12 : 根据附加实施例9的集成电路，其中所述集成电路为包含可编程存储器元件的可编程逻辑器件，用于产生静态控制信号并且其中所述电源为可调整的从而响应于静态控制信号产生跨越第一电源线和第二电源线的至少两个不同的正的电源电压。
附加实施例13 : 根据附加实施例8的集成电路，其中每个电容器单元簇中的电容器单元连接在形
成于集成电路的共用金属层中的交叉指的相应的第一集合和第二集合之间。
附加实施例14 : —种用于降低集成电路上的电源噪声的方法，所述方法包括将解耦电容器单元在集成电路上分布为电容器单元簇，其中每个电容器单元包括电容器和与该电容器串联的电阻器，并且其中在给定单元中的电阻器在该单元中的电容器发生短路的情况下限制通过该电容器单元的电流。 前述仅仅是本发明的原理的说明，并且所属领域技术人员可以不脱离本发明的范围和精神进行各种修改c
权利要求
一种集成电路，包括成簇分布在所述集成电路上的多个电源去耦电容器。
2. 根据权利要求1所述的集成电路，其中所述电容器包括金属_绝缘体_金属电容器。
3. 根据权利要求2所述的集成电路，其中所述金属_绝缘体_金属电容器具有圆柱形 的几何形状。
4. 根据权利要求2所述的集成电路，其中所述金属_绝缘体_金属电容器具有平面几 何形状。
5. 根据权利要求4所述的集成电路，其中所述金属_绝缘体_金属电容器位于该集成 电路的金属互连层中。
6. 根据权利要求1所述的集成电路，其中每个簇具有至少1000个去耦电容器。
7. 根据权利要求1所述的集成电路，进一步包括 多个电阻器，其中每一个电阻器与相对应的一个电容器串联。
8. 根据权利要求7所述的集成电路，其中每一个电容器包括金属_氧化物_半导体电 容器。
9. 根据权利要求7所述的集成电路，其中在每个簇中的电容器并行连接。
10. 根据权利要求1所述的集成电路，其中每个金属_绝缘体_金属电容器位于半导体 衬底和所述集成电路的金属层之间。
11. 根据权利要求7所述的集成电路，其中所述的集成电路具有半导体衬底并且其中 每个电阻器由通过所述半导体衬底中的源极-漏极注入区的电阻性路径形成。
12. 根据权利要求7所述的集成电路，进一步包括至少一个电源，跨越第一 电源线和第二电源线供应电力，其中在每个簇中，所述电容器 和所述电阻器跨越所述第一电源线和所述第二电源线而耦合。
13. 根据权利要求12所述的集成电路，其中每个电容器包括金属_绝缘体_金属电容器。
14. 根据权利要求13所述的集成电路，其中每个金属-绝缘体-金属电容器具有圆柱 形的几何形状。
15. 根据权利要求12所述的集成电路，其中所述电源包括连接到所述第一电源线的多 路器，用于向所述第一 电源线供应第一正电源电压或是第二正电源电压。
16. 根据权利要求12所述的集成电路，其中所述集成电路为包含可编程存储器元件的 可编程逻辑器件，用于产生静态控制信号并且其中所述电源为可调整的从而响应于所述静 态控制信号产生跨越所述第一 电源线和所述第二电源线的至少两个不同的正的电源电压。
17. 根据权利要求12所述的集成电路，其中所述每个簇中的电容器连接在形成于所述 集成电路的共用金属层中的交叉指的相应的第一集合和第二集合之间。
全文摘要
提供用于集成电路的电源去耦电容器。该去耦电容器可以成簇分布在供电电路部件中。每个簇可以包括许多并行连接的单个电容器单元。每个电容器单元包括电容器和与该电容器串联的电阻器。该电容器可以是金属-绝缘体-金属(MIM)电容器。在每个单元中该电阻器可以在电容器由于电介质故障而产生短路时限制通过单个电容器的电流。
文档编号H02M1/00GK101753008SQ20091022606
公开日2010年6月23日 申请日期2009年11月25日 优先权日2008年12月11日
发明者I·拉希姆, M·W·王, W·B·维斯特 申请人:阿尔特拉公司