专利名称：利用低压元件实现的低漏电高压电源静电放电保护电路的利记博彩app
技术领域：
本发明涉及一种静电放电(electrostatic discharge，简称ESD)保护电路(clamp circuit)，特别是涉及一种利用低压元件实现的低漏电高压电源静电放电保护电路。
背景技术：
一般的静电放电保护电路都配置在电子系统的电源端和接地端之间。理想的静 电放电保护电路在电子系统正常操作时必须完全关闭，不应该有漏电。如果出现静电放 电脉冲(ESD pulse)，静电放电保护电路必须导通，将静电放电脉冲自电源端导入接地 端，以保护电子系统。在纳米级的互补金属氧化物半导体(complementary metal oxidesemiconductor，简 称CMOS)制程中，栅极氧化物(gate oxide)随着制程技术的演进而变薄，工作电压也随 着降低。然而在一个电子系统中，经常存在多个操作在不同工作电压的子系统，集成电 路为了相容于不同的工作电压，传统方法会以较厚的栅极氧化层来制造可承受较高电压 的子系统，藉此避免栅极氧化层遭受过度电性应力(electrical overstress，EOS)的问题。 然而，在制造过程中增加一道额外的光掩膜来制造厚栅极氧化层，会增加制程复杂度， 产品良率可能因此下降，整体生产成本也随之增加。为了降低生产成本，只使用薄栅极氧化层的低压元件来实现可耐高工作电压的 电路已经是热门的研究主题，静电放电保护电路也不例外。图1是现有习知的一种静电放电保护电路的电路图。图1的静电放电保护电路 全部使用低压元件，假设这些低压元件本身只能承受VDD的工作电压，图1的电路则能 承受两倍VDD的工作电压。也就是说，电源端210所提供的工作电压Hi-Vcc为VDD 的两倍。图1的静电放电保护电路分为三部分放电路径202、控制电路204、以及 P通道金属氧化物半导体场效应晶体管(p-channel metal oxidesemiconductor field effect transistor,简称PMOS晶体管)302和304组成的分压电路。PMOS晶体管302和304皆 以二极管方式连接(diode-connected)。上述的分压电路将工作电压Hi-Vcc均分为二等 份，使电源端210和节点303之间的跨压等于VDD，并且使节点303和接地端之间的跨 压也等于VDD。如此就能使图1电路中的每一个低压元件正常操作，不至于遭受过度电 性应力。控制电路204在电子系统正常工作时会关闭PMOS晶体管206和208，使放电路 径202截止。如果电源端210出现静电放电脉冲，控制电路204会开启PMOS晶体管206 和208，使放电路径202导通，将静电放电脉冲导入接地端，以保护电子系统。图2是现有习知的另一种静电放电保护电路的电路图。图2和图1的静电放电 保护电路有相同的工作原理，差别是图2的控制电路204比较简化。在传统的制程下，电路元件的漏电都很轻微。以图1和图2的电路为例，其中的 控制电路204和放电路径202漏电并不明显，所以分压电路不需要提供太大的驱动电流，静电放电保护电路的整体漏电并不严重。然而，在目前的纳米级先进制程，因为低压元件各方面的尺寸都有缩减，控制 电路204和放电路径202的漏电会显著增加，因此分压电路必须提供很大的驱动电流，来 维持正确的分压，例如将节点303的电压维持在VDD。由于分压电路必须提供大电流， 而且分压电路本身也是由低压元件组成，使得分压电路的漏电更加严重，占了整个静电 放电保护电路的漏电流(leakage current)的绝大部分；此外，分压电路所占用的电路布局 面积也无法缩减。由于漏电问题，在先进制程中使用如图1和图2所示的静电放电保护 电路，已经不符合节约能源和降低成本的考量原则。图3是现有习知的另一种静电放电保护电路的电路图。图3的静电放电保护电 路同样使用低压元件，假设这些低压元件本身只能承受VDD的工作电压，图3的电路则 能承受三倍VDD的 工作电压。图3的静电放电保护电路，其工作原理和图1、图2的静电放电保护电路相同。 图3的静电放电保护电路包括放电路径110、控制电路120、以及分压电路130，其中放电 路径110包括硅控整流器(silicon-controlledrectifier，简称SCR) 115。分压电路130利用 六个串联的以二极管方式连接的PMOS晶体管Mdl_Md6，将三倍VDD的工作电压均分 为三等份，以确保图3电路中的每一个低压元件不会遭受过度电性应力。控制电路120 会在发生静电放电脉冲时，输出触发电流I_trig，使放电路径110导通，将静电放电脉冲 导入接地端。由于工作原理和图1、图2的静电放电保护电路相同，图3的静电放电保护电路 在先进制程下同样有严重漏电的问题。由此可见，上述现有的静电放电保护电路在结构与使用上，显然仍存在有不便 与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来 谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结 构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结 构的利用低压元件实现的低漏电高压电源静电放电保护电路，实属当前重要研发课题之 一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的静电放电保护电路存在的缺陷，而提供一种新 型结构的利用低压元件实现的低漏电高压电源静电放电保护电路，所要解决的技术问题 是使其以低压元件构成，可承受高压电源，而且可解决传统电路在先进制程的漏电问 题，适用于有多种工作电压的电子系统，非常适于实用。本发明的目的及解决其技术问题是采用以下技术方案来实现的。为达到上述目 的，依据本发明的利用低压元件实现的低漏电高压电源静电放电保护电路，包括完全相 同的多个模块电路，其中第一个模块电路的电源端耦接静电放电保护电路的电源端，其 余每一个模块电路的电源端耦接上一个模块电路的接地端，最后一个模块电路的接地端 耦接静电放电保护电路的接地端。每一上述模块电路包括一传导路径以及一侦测电路。 传导路径耦接所属模块电路的电源端。侦测电路耦接所属模块电路的电源端、接地端与 上述传导路径。若模块电路的电源端的电压上升速度超过一临界值，则侦测电路使传导路径导通。在本发明的一实施例中，每一上述模块电路的传导路径耦接于模块电路的电源 端与接地端之间，将一静电放电脉冲自模块电路的电源端传导至模块电路的接地端。在本发明的一实施例中，上述的静电放电保护电路更包括一放电路径。此放电 路径耦接于静电放电保护电路的电源端与接地端之间，将静电放电脉冲自上述电源端导 入上述接地端。其中，最后一个模块电路的传导路径耦接此放电路径，并输出一触发信 号，使放电路径导通。其余每一模块电路的传导路径耦接于所属模块电路的电源端与接 地端之间，传送上述触发信号。在本发明的一实施例中，每一上述侦测电路包括PMOS晶体管、电阻、电容、 以及三个反相器。PMOS晶体管耦接于所属模块电路的电源端与第一节点之间。电阻耦 接于第一节点与第二节点之间。电容耦接于第二节点与所属模块电路的接地端之间。第 一反相器耦接第二节点，接收第二节点的电压。第二反相器耦接第一反相器，接收第一 反相器的输出。第三反相器耦接第一节点与第二反相器，接收 第一节点的电压。第三反 相器的输出使对应的传导路径导通或截止。在本发明的一实施例中，上述的第一反相器和第二反相器的高压端皆耦接第一 节点。第一反相器和第二反相器的低压端皆耦接所属模块电路的接地端。第三反相器的 高压端耦接所属模块电路的电源端。第三反相器的低压端耦接第二反相器的输出端。在本发明的一实施例中，上述的静电放电保护电路更包括一分压电路。此分压 电路耦接于静电放电保护电路的电源端与接地端之间，并耦接每一上述模块电路的电源 端与接地端。此分压电路将静电放电保护电路的电源端与接地端之间的跨压均分，使每 一上述模块电路的电源端与接地端之间的跨压相等。本发明的目的及解决其技术问题还采用以下的技术方案来实现。为达到上述目 的，依据本发明的利用低压元件实现的低漏电高压电源静电放电保护电路，包括PMOS 晶体管、电容、电阻、三个反相器、以及传导路径。PMOS晶体管耦接于电源端与第一 节点之间。电阻耦接于第一节点与第二节点之间。电容耦接于第二节点与接地端之间。 第一反相器耦接第二节点，接收第二节点的电压。第二反相器耦接第一反相器，接收第 一反相器的输出。第三反相器耦接第一节点与第二反相器，接收第一节点的电压。传导 路径耦接电源端，根据第三反相器的输出而导通或截止。本发明的目的及解决其技术问题另外还采用以下技术方案来实现。为达到上述 目的，依据本发明提出的利用低压元件实现的低漏电高压电源静电放电保护电路，包括 PMOS晶体管、反应电路、反相器、以及传导路径。PMOS晶体管耦接于电源端与一第 一节点之间。反应电路耦接于第一节点，可侦测电源端的静电放电脉冲，并将侦测结果 反映至一第二节点与上述第一节点。反相器耦接第一节点，接收第一节点的电压，以根 据第一节点与第二节点的电压作对应的输出。传导路径耦接电源端，根据反相器的输出 而导通或截止。本发明与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本 发明利用低压元件实现的低漏电高压电源静电放电保护电路至少具有下列优点及有益效 果本发明的静电放电保护电路以完全对称的模块电路达成自我分压，将较高的工作电 压均分至低压元件可承受的范围，因此可完全以低压元件组成。在制程中不需要厚栅极氧化层的额外光掩膜，可简化制程，提高产品良率，降低成本。本发明的静电放电保护 电路不需要额外的分压电路，所以能大幅改善传统电路在先进制程的漏电问题，每一个 模块电路中也有降低漏电的设计。综上所述，本发明是有关于一种利用低压元件实现的低漏电高压电源静电放电 保护电路，包括完全相同的多个模块电路，其中第一个模块电路的电源端耦接静电放电 保护电路的电源端，其余每一个模块电路的电源端耦接上一个模块电路的接地端，最后 一个模块电路的接地端耦接静电放电保护电路的接地端。每一上述模块电路包括一传导 路径以及一侦测电路。侦测电路耦接所属模块电路的电源端、接地端与上述传导路径。 若模块电路的电源端的电压上升速度超过一临界值，则侦测电路使传导路径导通。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手 段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优 点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
图1至图3是现有习知的三种静电放电保护电路的电路图。图4是依照本发明一实施例的一种静电放电保护电路的示意图。图5是依照本发明另一实施例的一种静电放电保护电路的示意图。图6是图4的静电放电保护电路的电路图。图7是图5的静电放电保护电路的电路图。图8是依照本发明另一实施例的一种静电放电保护电路的电路图。图9是图8的静电放电保护电路在正常启动时的各节点电压和漏电流。图10和图11是图8的静电放电保护电路遭遇静电放电脉冲时的各节点电压和触 发电流。图12是现有习知的一种静电放电保护电路遭遇电源杂讯时的工作电压和触发电压。图13是图8的静电放电保护电路遭遇电源杂讯时的工作电压和触发电压。110:放电路径115:硅控整流器120:控制电路130:分压电路202:放电路径204:控制电路210、303、315、346 电路节点 300:静电放电保护电路206、208、302、304、306、318、340、344、348 PMOS 晶体管312、316、322、342 NMOS 晶体管 307 电阻308、324、326、345 电容 410、430 模块电路420 侦测电路412、450 电源端414、455 接地端470 放电路径801-805 电路节点810 模块电路820:侦测电路850:电源端855 接地端870 放电路径a-v 电路节点Cl 电容
Dl、D2 二极管I_trig:电流信号II、12、13:反相器 M1-M4、M6、Mdl_Md6、Mpl-Mp5 PMOS 晶体管M5、Mnl NMOS 晶体管Mcl 电容PU P2 PMOS 晶体管Rl、R2 电阻Hi-Vcc> VDD 工作电压 VSS:接地电压
具体实施例方式为更进 一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结 合附图及较佳实施例，对依据本发明提出的利用低压元件实现的低漏电高压电源静电放 电保护电路其具体实施方式
、结构、特征及其功效，详细说明如后。有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳 实施例的详细说明中将可清楚呈现。通过具体实施方式
的说明，当可对本发明为达成预 定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供 参考与说明之用，并非用来对本发明加以限制。图4是依照本发明一实施例的一种静电放电保护电路的示意图，图6则是图4的 静电放电保护电路的电路图，以下说明请参照图4和图6。本实施例的静电放电保护电路包括多个完全相同的模块电路，例如图4所绘示 的模块电路410和430，这些模块电路以串联方式耦接；各模块电路具有相同的电路架 构、元件组合与组态配置(configuration)。每个模块电路有一个电源端和接地端，例如模 块电路410有电源端412和接地端414。这些模块电路之中，第一个模块电路的电源端耦 接静电放电保护电路的电源端450，其余每一个模块电路的电源端耦接上一个模块电路的 接地端，最后一个模块电路的接地端耦接静电放电保护电路的接地端455。本实施例的静电放电保护电路可以完全用低压元件组成。因为有多个完全相同 的模块电路串接在静电放电保护电路的电源端450与接地端455之间，这些模块电路本身 就有分压功能，可将电源端450提供的工作电压均分至低压元件可承受的程度。例如， 假设每个低压元件在设计时的工作电压是VDD，而静电放电保护电路的工作电压是η倍 VDD, η为2以上的正整数，则静电放电保护电路可以包括η个模块电路，将每个模块 电路的跨压均分为VDD。如此就能使每一个低压元件正常操作，不至于遭受过度电性应 力。由于模块电路自身具有分压功能，本实施例的静电放电保护电路不需要图1、图 2的202以及图3的130这一类传统的分压电路。省去传统的分压电路，也就除去了传统 分压电路的严重漏电和大面积，如此可大幅改善整个静电放电保护电路的漏电问题，也 能减少电路面积。每个模块电路包括一个传导路径和一个侦测电路，例如图6的模块电路410包括 侦测电路420以及PMOS晶体管Ρ2所构成的传导路径。PMOS晶体管Ρ2根据侦测电路 420的输出而导通或截止。侦测电路420耦接模块电路410的电源端412、接地端414与 传导路径Ρ2。侦测电路420的作用是侦测静电放电脉冲，如果电源端412的电压上升速 度超过预设的临界值，表示有静电放电脉冲，侦测电路420会开启PMOS晶体管Ρ2，使 传导路径导通。
如图4所示，每一个模块电路的传导路径P2耦接于所属模块电路的电源端与接 地端之间。如果静电放电保护电路的电源端450出现静电放电脉冲，每一个模块电路其 中的侦测电路都会使对应的传导路径导通，将静电放电脉冲自所属模块电路的电源端传 导至所属模块电路的接地端。如此，静电放电脉冲就会从电源端450被导入接地端455， 达到保护电子系统的目的。为了减少漏电，本发明可适当地限制上述PMOS晶体管P2的尺寸，虽然这可能 会使传导路径的导电能力降低，但本发明可使用如图5和图7所示的增强性设计。图5 是依照本发明另一实施例的一种静电放电保护电路的示意图，而图7是图5的静电放电保 护电路的电路图。图5的静电放电保护电路增加了放电路径470。放电路径470耦接于 静电放电保护电路的电源端450与接地端455之间。除了最后一个模块电路以外，每一 个模块电路的传导路径P2耦接于所属模块电路的电源端与接地端之间，如模块电路410 所示。最后一个模块电路的传导路径P2则耦接于所属模块电路的电源端与放电路径470 之间，如模块电路430所示。请注意模块电路430和各模块电路410仍可以是相同的电 路，具有相同的电路架构与元件组合。当静电放电保护电路的电源端450出现静电放电脉冲，每一个模块电路内的侦 测电路会使对应的传导路径导通。静电放电脉冲会产生触发信号，触发信号会沿着每一 个模块电路的传导路径一路传送至放电路径470，使放电路径470导通，将 静电放电脉冲 自静电放电保护电路的电源端450导入静电放电保护电路的接地端455。上述的触发信号 可以是电流信号或电压信号。放电路径470可以使用硅控整流器(SCR)或场氧化层晶体 管(field-oxide device,简称FOD)等元件来组成。如果放电路径470使用不含氧化层的 元件，例如硅控整流器，则其漏电量可以忽略不计，可兼具提高导电能力与减少漏电的 功效。以下配合图8至图11说明本发明一实施例其中，侦测电路的细节与其运作原 理。图8为依照本发明一实施例的一种静电放电保护电路的电路图。为了简洁起见，图 8的静电放电保护电路仅包括一个模块电路810。模块电路810包括侦测电路820以及 PMOS晶体管P2构成的传导路径。850是图8的静电放电保护电路和模块电路810的共 同电源端，855是图8的静电放电保护电路和模块电路810的共同接地端。侦测电路820包括PMOS晶体管P1、电阻R1、电容Cl、以及三个反相器II、 12、13。每个反相器有四个端点，分别是输入端、输出端、高压端、以及低压端。其中， 高压端也就是反相器的PMOS晶体管的源极(source)，低压端也就是反相器的N通道金属 氧化物半导体场效应晶体管(n-channelmetal oxide semiconductor field effect transistor,简 称NMOS晶体管)的源极。PMOS晶体管Pl耦接于电源端850与节点801之间。电阻 Rl耦接于节点801与节点802之间。电容Cl耦接于节点802与接地端855之间。电阻 Rl与电容Cl可形成一反应电路，节点801与802可分别视为一第一节点与一第二节点。 反相器Il的高压端耦接节点801，低压端耦接接地端855，输入端耦接节点802，接收节 点802的电压，输出端耦接节点803，提供节点803的电压。反相器12的高压端同样耦 接节点801，低压端同样耦接接地端855，输入端耦接节点803，接收节点803的电压，输 出端耦接节点804，提供节点804的电压。反相器Il与12可视为一组合电路。反相器 13的高压端耦接电源端850，低压端耦接节点804，输入端耦接节点801，接收节点801的电压，输出端耦接节点805，提供节点805的电压。节点805的电压也就是PMOS晶体 管P2的栅极(gate)电压。因此，反相器13的输出可使传导路径P2导通或截止。侦测电路820是利用电容Cl的充电速度来区分正常的工作电压和突发的静电放 电脉冲；等效上，根据此充电速度，即可为电源端的电压上升速度定义出一临界值(临 界速度)。根据一典型参数的实施例，图9是图8的静电放电保护电路在正常启动时的 工作电压VDD、节点801至805的电压、以及模块电路810的漏电流。正常启动时，电 源端850提供的工作电压VDD约在100微秒(microsecond)的时间内从OV上升到1V(也 就是VDD的额定电压值)，VDD的上升使PMOS晶体管Pl导通。此时VDD的上升速 度低于设计时的预设临界速度，电容Cl的充电速度能跟上，所以节点801和802的电压 同步上升。对于反相器Il和12而言，节点801的电压是逻辑高电位，节点802的电压同 样是逻辑高电位。所以反相器Il接收节点802的逻辑高电位，输出节点803的逻辑低电 位，而反相器12接收节点803的逻辑低电位，输出节点804的逻辑高电位。但是对于反 相器13而言，电源端850的工作电压VDD才是逻辑高电位，节点801和804的电压只有 0.2V,相比之下都是逻辑低电位。所以反相器13的NMOS晶体管截止，而PMOS晶体 管导通，使节点805的电压等于(或趋近于)工作电压VDD，进而使传导路径的PMOS 晶体管P2截止，因此不会送出触发电流使放电路径870导通。
PMOS晶体管Pl是侦测电路820本身的低漏电设计。正常启动时，节点805的 电压逐步上升，最终会使PMOS晶体管Pl截止不导通，使电容Cl不再充电。如图9所 示，电容Cl仅充电到0.2V为止，和IV的工作电压VDD相比并不多，这样可以减少电 容Cl和整个模块电路810的漏电。如图9所示，模块电路810的漏电流不超过0.15微 安培(μΑ)。因为这样，电容Cl不必为了减少漏电而特别使用厚氧化层，可以减少电路 面积。图10是图8的静电放电保护电路在遭遇静电放电脉冲时的工作电压VDD、节点 801至805的电压、以及传导路径Ρ2输出的触发电流。静电放电脉冲使工作电压VDD 在10纳秒(nanosecond)之内就从OV上升到2V，VDD的上升使PMOS晶体管Pl导通。 此时VDD的上升速度高于设计时的预设临界速度，电容Cl的充电速度无法跟上，所以 节点801的电压和工作电压VDD同步上升，而节点802的电压却不能同步上升。对于反 相器Il和12而言，节点801的电压(2V)是逻辑高电位，节点802的电压相对变成是逻辑 低电位。所以反相器Il接收节点802的逻辑低电位，输出节点803的逻辑高电位，而反 相器12接收节点803的逻辑高电位，输出节点804的逻辑低电位。对于反相器13而言， 电源端850和节点801的电压都是逻辑高电位，节点804的电压是逻辑低电位。所以反 相器13的PMOS晶体管截止，而NMOS晶体管导通，拉低节点805的电压，进而使传导 路径的PMOS晶体管P2导通，并送出触发电流进一步使放电路径870也一并导通。图11是图8的静电放电保护电路在遭遇另一个更强的静电放电脉冲时的工作电 压VDD、节点801至805的电压、以及传导路径P2输出的触发电流。图11的静电放电 脉冲使工作电压VDD在10纳秒之内就从OV上升到5V。图11和图10的情况很类似， 故不予赘述。如图12所示，某些传统的静电放电保护电路，在工作电压VDD出现杂讯/突波 之后，用来开启放电路径的触发电压不会回到0V，而是出现栓锁(latch)现象，维持在一个非零 电压(在图12的例子中，是维持于IV左右)。这样的栓锁现象会造成电路持续漏 电，并不理想。另一方面，图8的本发明实施例没有上述的栓锁问题。如图13所示， 工作电压VDD的杂讯会使PMOS晶体管Pl和P2导通，提供触发电压(也就是电阻R2 的跨压)。但因为电阻Rl和电容Cl的放电路径，放电之后会使各节点电压回到杂讯发 生前的电压准位，杂讯消散之后会使PMOS晶体管Pl和P2截止，使触发电压回到0V。以上实施例的静电放电保护电路本身就能分压，并不需要额外的分压电路。不 过，即使增加了分压电路，也不会影响以上实施例的静电放电保护电路的运作。例如图4 和图5的实施例中，可以在多个模块电路旁边增加一个分压电路(未绘示)，提供驱动各 模块电路的电流。这个分压电路可以耦接于静电放电保护电路的电源端450与接地端455 之间，并耦接每一个模块电路的电源端与接地端，例如耦接模块电路410的电源端412与 接地端414。如前所述，分压电路可将静电放电保护电路的电源端与接地端之间的跨压 均分，进一步确保每一个模块电路的电源端与接地端之间的跨压相等。举例来说，若有 η个模块电路410应用于η倍VDD的电子系统中，则此分压电路中可包括η个相同的分 压元件(如电阻、二极管或晶体管)，每一分压元件相互串连的两端分别连接至一对应模 块电路410的电源端与接地端。由于以上实施例的模块电路本身就能分压，上述的分压 电路不需要很大的驱动能力，不会有严重漏电问题，也不需要占用很大的布局面积。综上所述，本发明的静电放电保护电路完全以低压元件组成，而且可承受高压 电源，不会使其中的元件遭受过度电性应力，适用于有多种工作电压的电子系统。由于 完全使用低压元件，本发明的静电放电保护电路不需要厚栅极氧化层的额外光掩膜，可 以简化制程，提高产品良率，降低成本。本发明的静电放电保护电路不需要传统的分压 电路，因此能降低漏电，并减少电路面积。此外，本发明的静电放电保护电路其中的模 块电路本身也有降低漏电和减少面积的设计。另外，本发明的模块化设计概念可使本发 明能使相同设计的模块电路适用于不同工作电压的不同电子系统。在图4、图5的实施 例中，若有需要，模块电路430与接地端455之间也可设置电路；而第一个模块电路410 的电源端412与电源端450之间也可视需要设置相关电路。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限 制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业 的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许 更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发 明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技 术方案的范围内。
权利要求
1.一种利用低压元件实现的低漏电高压电源静电放电保护电路，其特征在于其包括完全相同的多个模块电路，其中第一个模块电路的电源端耦接该静电放电保护电路 的电源端，其余每一个模块电路的电源端耦接上一个模块电路的接地端，最后一个模块 电路的接地端耦接该静电放电保护电路的接地端，每一上述模块电路包括 一传导路径，耦接该模块电路的电源端；以及一侦测电路，耦接该模块电路的电源端、接地端与该传导路径，若该模块电路的电 源端的电压上升速度超过一临界值，则该侦测电路使该传导路径导通。
2.根据权利要求1所述的利用低压元件实现的低漏电高压电源静电放电保护电路，其 特征在于其中所述的传导路径包括一 PMOS晶体管，该PMOS晶体管根据该侦测电路的 输出而导通或截止。
3.根据权利要求1所述的利用低压元件实现的低漏电高压电源静电放电保护电路，其 特征在于其中每一上述模块电路的传导路径耦接于该模块电路的电源端与接地端之间， 将一静电放电脉冲自该模块电路的电源端传导至该模块电路的接地端。
4.根据权利要求1所述的利用低压元件实现的低漏电高压电源静电放电保护电路，其 特征在于更包括一放电路径，耦接于该静电放电保护电路的电源端与接地端之间，将一静电放电脉 冲自该静电放电保护电路的电源端导入该静电放电保护电路的接地端；其中最后一个模块电路的传导路径耦接该放电路径，输出一触发信号，使该放电路径导通；其余每一模块电路的传导路径耦接于该模块电路的电源端与接地端之间，传送该触 发信号。
5.根据权利要求1所述的利用低压元件实现的低漏电高压电源静电放电保护电路，其 特征在于其中每一上述侦测电路包括一 PMOS晶体管，耦接于所属模块电路的电源端与一第一节点之间； 一电阻，耦接于该第一节点与一第二节点之间； 一电容，耦接于该第二节点与所属模块电路的接地端之间； 一第一反相器，耦接该第二节点，接收该第二节点的电压； 一第二反相器，耦接该第一反相器，接收该第一反相器的输出；以及 一第三反相器，耦接该第一节点与该第二反相器，接收该第一节点的电压，该第三 反相器的输出使对应的该传导路径导通或截止。
6.根据权利要求5所述的利用低压元件实现的低漏电高压电源静电放电保护电路，其 特征在于其中所述的第一反相器和该第二反相器的高压端皆耦接该第一节点，该第一反 相器和该第二反相器的低压端皆耦接所属模块电路的接地端，该第三反相器的高压端耦 接所属模块电路的电源端，该第三反相器的低压端耦接该第二反相器的输出端。
7.根据权利要求1所述的利用低压元件实现的低漏电高压电源静电放电保护电路，其 特征在于更包括一分压电路，耦接于该静电放电保护电路的电源端与接地端之间，并耦接每一上 述模块电路的电源端与接地端，将该静电放电保护电路的电源端与接地端之间的跨压均分，使每一上述模块电路的电源端与接地端之间的跨压相等。
8.—种利用低压元件实现的低漏电高压电源静电放电保护电路，其特征在于其包括一第一 PMOS晶体管，耦接于一电源端与一第一节点之间；一电阻，耦接于该第一节点与一第二节点之间；一电容，耦接于该第二节点与一接地端之间；一第一反相器，耦接该第二节点，接收该第二节点的电压；一第二反相器，耦接该第一反相器，接收该第一反相器的输出；一第三反相器，耦接该第一节点与该第二反相器，接收该第一节点的电压；以及一传导路径，耦接该电源端，根据该第三反相器的输出而导通或截止。
9.根据权利要求8所述的利用低压元件实现的低漏电高压电源静电放电保护电路，其 特征在于其中所述的传导路径包括一第二 PMOS晶体管，该第二 PMOS晶体管根据该第 三反相器的输出而导通或截止。
10.根据权利要求8所述的利用低压元件实现的低漏电高压电源静电放电保护电路， 其特征在于更包括一放电路径，耦接该传导路径与该接地端，将一静电放电脉冲导入该接地端，其中 该传导路径输出一触发信号，使该放电路径导通。
11.一种利用低压元件实现的低漏电高压电源静电放电保护电路，其特征在于其包括一第一 PMOS晶体管，耦接于一电源端与一第一节点之间；一反应电路，耦接于该第一节点；该反应电路侦测该电源端的静电放电脉冲并将侦 测结果反映至一第二节点与该第一节点；一反相器，耦接该第一节点，接收该第一节点的电压，以根据该第一节点与该第二 节点的电压作对应的输出；以及一传导路径，耦接该电源端，根据该反相器的输出而导通或截止。
全文摘要
本发明是有关于一种利用低压元件实现的低漏电高压电源静电放电保护电路，包括完全相同的多个模块电路，其中第一个模块电路的电源端耦接静电放电保护电路的电源端，其余每一个模块电路的电源端耦接上一个模块电路的接地端，最后一个模块电路的接地端耦接静电放电保护电路的接地端。每一上述模块电路包括一传导路径以及一侦测电路。侦测电路耦接所属模块电路的电源端、接地端与上述传导路径。若模块电路的电源端的电压上升速度超过一临界值，则侦测电路使传导路径导通。藉此本发明可解决传统电路在先进制程的漏电问题，适用于有多种工作电压的电子系统。
文档编号H02H9/04GK102013672SQ20091017169
公开日2011年4月13日 申请日期2009年9月8日 优先权日2009年9月8日
发明者林群祐, 柯明道, 蔡富义 申请人:智原科技股份有限公司