专利名称：反冲电压抑制电路的利记博彩app
技术领域：
本实用新型涉及一种反冲(kickback)电压抑制电路，尤指一种具有高速电路 向应且可以减少芯片制作面积的反冲(kickback)电压抑制电路。
背景技术：
请参阅图1—4与图11—12，目前关于反冲(kickback)电压抑制电斷5)的应用， 主要是用于电感性负载之驱动系统。当电感性负载中的电流流动路径突然被切断时， 则会瞬间感应出一个反冲(kickback)电压，而藉由反冲(kickback)电压抑制电路 (5)的使用来抑制反冲(kickback)电压。
许多电感性负载驱动系统，例如光盘驱动系统，，电机驱动系统，所采用的 反冲(kickback)电压抑制电^(5)主要是以一H桥(H-Bridge)功率晶体管组(l)来 组成，该H桥(H-Bridge)功率晶体管组(l)则包含有四个功率晶体管 (121X122X111)(112)、四个二极管(133)(134)(131)(132)。该反冲(kickback)电压抑 制电路(5)的工作原理如下首先，假i赚由逻辑电斷211X212)、控制电斷221X222) 来控制功率晶体管(121)(112)开启和功率晶体管(122)(111)关闭，而使电感性负载(3) 中的电流a)将从输出驱动端(OUTl)流向输出驱动端(OUT2)。第二，在改变相位前， 功率晶体徵l 1 12)是处于开启的状态、功率晶体管(121 )(122)是处于关闭的状态； 而电感性负载(3)中电流(I)的流动方向则维持不变，其电流路径则是由功率晶体管 (111)经电感性负教3)再到功率晶体管(112)，是从输出驱动端(OIJTI)流向输出驱动端 (OUT2);当相位变化时，则功率晶体管(lll折启、功率晶体管(m)(U2)(lU)关闭， 而电感性负载(3)中电流(I)的电流路径则是由功率晶体斷111)经电感性负载(3)再到 二极管(134)，并持续在电感性负载(3)中流动。
尽管电感性负载(3)中的电流(I)能够从输出驱动端(OUT1)流向输出驱动端 (OUT2)，但是除了齐纳二极管(43)和电容(42)外，并没有其它的路径能够使电流(I) 从电源端(PVCC)流至接地端(GND)。若没有使用齐纳二极管(43)，则电感性负载(3) 中的电流(I)就只能经由电執42)到接地端(GND);通常电容(42)较小，不能完全吸收 并储存电感性负敦3)所释放的能量，而无法吸收的能量将使电源端(PVCC)、输出驱动端(OUT2)的电压升高而形成反冲(kickback)电压。随着电源端(PVCC)和输出驱 动樹OUT2)电压的升高，则造成电執42)两端的电压差增大，因此其吸收能量的能 力增加，直至最终完全吸收电感性负载(3)所释放的能量；但是反冲(kickback)电 压升高后，很可能会超过系统中其它组件的最大工作电压，进而造成相关组件的损坏。
当反冲(kickback)电压出现时，输出驱动端(OUTl)/(OUT2)电压将会上升； 此时，二极管(133) / (134)导通以便让电感性负载(3)中的电流(I)维持原方向继续流 动，然而电源端(PVCC)电压的上升则会提高电執42)原本有限的电流吸收能力。此 夕卜，在电源端(PVCC)和系统电源(VCC)之问设置有一反向的萧特基二极管(41),来 避免反向电流损坏系统电源(VCC)，因此，系统电源(VCC)不会受到反冲(kickback) 电压的影响而维持不变；其相关之电压波形曲线，请参阅图ll。
但是，不断上升的反冲(kickback)电压，很可能会超过系统中其它组件的最 大工作电压而导致组件的损坏。而在电源端(PVCC)与接地端(GND)之间介接一齐纳 二极管(43)，则不断上升的反冲(kickback)电压将会使齐纳二极管(43)反向击穿； 该齐纳二极管(43)将形成一电流路径，使电執42)不能吸收的电流来通过该齐纳二极 管(43)而至接地端(GND)。而当反冲(kickback)电压出现时，则输出驱动端(OUTl) /(OUT2)电压将会上升，直至齐纳二极管(43)被反向击穿，反向击穿的齐纳二极管 (43)将会钳制住输出驱动端(OUTl) / (OUT2)的输出电压；其相关之电压波形曲线， 请参阅图12。
电路中藉由萧特基二极管(41)的保护，使得系统电源(VCC)的电压可以保持稳定 而没有变动；而齐纳二极管(43)会将反冲(kickback)电压钳制住，使其不会超过系 统中其它组件的最大工作电压，因此，整个系统均能够在安全的工作电压范围内正 常运作；其相关之电压波形曲线，请参阅图12。
然而，并非所有的制程技术均能够樹絲纳二极管(43)的制作，即便能够提供， 但是为了要能够流过较大的电流，则齐纳二极管(43)在制作上就会占用较大的芯片 面积，而问接增加芯片的制作成本。此外，现有的齐纳二极管(43)所提供之反向击 穿电压的范围非常广，从2V到200V都有；因此，在选择齐纳二极管(43)时，则应 遵从两条准则，它们是i.齐纳二极管(43)的反向击穿电压应大于系统电源(VCC)
之最大工作电压。2.齐纳二极管(43)的反向击穿电压应小于系统中其它组件的最大 工作电压。准则一，是为了防止系统在正常工作时，齐纳二极管(43)即被反向击穿，而影响整个系统的静态工作电流；准则二，是防止反冲(kickback)电压出现时， 系统中其它组件被过大的反冲(kickback)电压损坏之。因此，前面所提到之抑制 反冲(kickback)电压的方法，则需要依据不同的系统电源(VCC)电压和系统中所使
用之其它组件的工作电压来对应选择不同的齐纳二极管(43);同时，对于不同的制
程技术，若是要额外提供齐纳二极管(43)的制作，将会增加制造成本。
实用新型内容
本发明则是藉由利用H桥(H-Bridge)功率晶体管组来提供额外的电流路径给 流经电感性负载中之电流，以抑制电路中所感应之反冲(kickback)电压，并使用 比较器的结构使电路可以自行调整来匹配系统电源，进而检测电路中该反冲 (kickback)电压的发生。
本发明系一种反冲(kickback)电压抑制电路，包括用来作为电流路径的输出 级驱动功率晶体管，用于检测反冲(kickback)电压的高速比较器和一些逻辑电路。 为了减少反冲(kickback)电压抑制电路的面积，用来作为电流路径的输出级驱动 功率晶体管则可以利用H桥(H-Bridge)功率晶体管组来实现。当H桥(H-Bridge) 功率晶体管组的输出电压与电源端的电压差达到设定值时，则会造成比较器的输出
电压产生翻转，进而使相关逻辑电路产生控制信号来开启或是关闭所对应连结之功 率晶体管；如此，使电流在电感性负载中的流动方向就能维持不变并且逐渐消耗至令。
藉由上述之反冲(kickback)电压抑制电路架构，可以有效提高电路向应速度， 并避免齐纳二极管的使用，使得该电路能够依据不同的制程技术来制作，进而减少 反冲(kickback)电压抑制电路之芯片制作面积，以下以两个具体实施例，且佐以 附图作详细说明，使对于本发明之技术特征，能有更进一步之了解。
图1是现有反冲(kickback)电压抑制电路之电路结构图； 图2是现有反冲(kickback)电压抑制电路之工作原理示意图(一)； 图3是现有反冲(kickback)电压抑制电路之工作原理示意图(二)； 图4是现有反冲(kickback)电压抑制电路之工作原理示意图(三)； 图5是本发明之实施例一之电路结构图；图6是本发明之实施例一之电路脚位图； 图7是本发明之实施例二之电路结构图； 图8是本发明之实施例二之电路脚位图； 图9是本发明之高速比较器之电路结构图10是本发明之高速比较器中二极管串联结构之电路结构图; 图ll是现有反冲(kickback)电压抑制电路之电压波形图(一); 图12是现有反冲(kickback)电压抑制电路之电压波形图(二); 图13是本发明之实施例二之电压波形图。
图式符号说明
(l)H桥(H-Bridge)功率晶体管组 (lll)功率晶体管
(m)功率晶体管
(11P1)输入控制端 (1 1P2)输入控制端
(121) 功率晶体管
(122) 功率晶体管 (12PI)输入控制端 (12P2懒入控制端 (131)二极管 (D2)二极管
(133) 二极管
(134) 二极管 C14)直流电机负载
(211) 逻辑电路 (21IPI)逻辑输入端 (21IP2)逻辑输入端 (21IP3)逻辑输出端
(212) 逻辑电路 (212PI)逻辑输入端(212P2)逻辑输入端 (212P3)逻辑输出端
(221) 控制电路 (221Pl)逻辑输入端 (221P2)逻辑输出端
(222) 控制电路 (222Pl)逻辑输入端 (222P2)逻辑输出端 (3)电感性负载
(41) 萧特基二极管
(42) 电容
(43) 齐纳二极管
(5)反冲(kickback)电压抑制电路
(61) 高速比较器 (61Pl)正输入端 (61P2)正输入端 (61P3)输出端
(62) 高速比较器 (62Pl)正输入端 (62P2)负输入端 (62P3)输出端
(63) 高速比较器
(631) 限流模块
(632) 电压调整模块
(633) 检测模块
(634) 高压模块
(635) 偏压模块
(636) 输出开关模块
(6361) 开关结构
(6362) 开关结构(63GND)接地端
(63ND1)二极管串联结构
(63ND2)二极管串联结构
(63MD)二极管串联结构
(63Pl)正输入端
(63P2)正输入端
(63P3)负输入端
(63P4)输出端
(63P5)输出端
(63SW)输出致能端
(Dl)……(DM)(DN)二极管
(GND)接地端
(h)反冲(kickback)电压向应值 (I)电流
(0UT1)输出驱动端 (OUT2)输出驱动端 (PVCC)电源端 (VCC)系统电源
具体实施方式
实施例一，请参阅图5—6，该反冲(kickback)电压抑制电路(5)，包括一H 桥(H-Bridge)功率晶体管组(l)、两个高速比较對61)(62)、两个逻辑电斷211)(212)、 两个控制电路(221)(222);该H-Bridge功率晶体管组(l)设有四个输入制端 (12P1)(12P2)(11P1)(11P2)、两个输出驱动端(OUTl)(OUT2)、 一电源端(PVCC)、皿一接 地端(GND);该些高速比较器(61)(62)均设有一正输入端(61P1) / (62Pl)、 一负输入 端(61P2) / (62P2)与一输出端(61P3) / (62P3);该些逻辑电路(211)(212)均设有两个逻 辑输入端(211P1X211P2) / (212P1)(212P2)、 一逻辑输出端(211P3) / (212P3);该些控 制电路(221)(222)均设有一逻辑输入端(221P1) / (222Pl)、 一逻辑输出端(221P2) / (222P2)。
该H桥(H-Bridge)功率晶体管组(l)，包括:四个功率晶体管(121)(122)(111)(112)、
10四个二极管(D3)(134)(131)(132);该些功率晶体管(121)(122)(111)(112)分别以该两个 功率晶体管(121)(m)/(122)(H2)串联的方式连结后，再以并联结构连结之；而在该 功率晶体管(121) / (122) / (Ul) / (112)的两端，则分别与该二极管(D3) / (134) / (131)/(132)并联之；该功率晶体管(12i)/(122)/(m)/(112)的另一端，则分别对 应连接至该输入控制端(12P1) / (12P2) / (11P1) / (脂);而该些功率晶体管 (121)(111) / (122)(112)串联连结之串联点，则分别对应连接至该输出驱动端(0UT1) / (OUT2)。
在该H桥(H-Bridge)功率晶体管组(l)的两侧，则分别对应设置该一输出驱动 端(0UT1) / (OUT2)，并在该侧之上方与下方均设置该一输入控制端 (12P1)(11P1)(12P2)(11P2);该H桥(H-Bridge)功率晶体管组(l)的两侧，则分别对 应设置该一控制电路(221)/(222)、该一高速比较器(61)/(62)、该一逻辑电路(21) /(212)。
该反冲(kickback)电压抑制电路(5)是以反馈连接的方式，分别在该H桥 (H-Bricige)功率晶体管组(l)的两侧，来各自形成对应之一个反馈回路；该反馈回 路，是将该H桥(H-Bridge)功率晶体管组(1)一侧之该H桥(H-Bridge)功率晶体 管组(l)的该一输出驱动端(OUTl) / (OUT2)、该一高速比较器(61)/(62)、该一逻辑 电路(2U) / (212)与该H桥(H-Bridge)功率晶体管组(l)下方的该一输入控制端(nP〗) /(11P2)依序连接成一回路。
该H桥(H-Bridge)功率晶体管组(1)的该电源端(PVCC)，均连接至该高速比较 樹6I)/(62)的该负输入端(61P2)/(62P2)。分别在该H桥(H-Bridge)功率晶体管 敏1)的两侧，同一侧败该H桥(H-Bridge)功率晶体管组(l)的该输出驱动端(OUTl) / (OUT2)则连接至所对应之该高速比较戮61) / (62)的该正输入端(61P" / (62Pl)， 该高速比较器(61) / (62)的该输出端(61P3) / (62P3)则连接至所对应之该逻辑电路 (211) / (212)的该一逻辑输入端(211P1) / (212Pl)，该逻辑电路(211) / (212)的该逻辑 输出端(211P3) / (212P3)则对应连接至该H-Bridge功率晶体管组(l)下方之该输入控 制端(11P1) / (11P2)，该控制电斷221) / (222)的该逻辑输出端(221P2) / (222P2)则对 应连接至该H桥(H-Bridge)功率晶体管组①上方之该输入控制端(I2Pl)/(i2P2)。 该H桥(H-Bridge)功率晶体管组(1)的该电源端(PVCC)更设置有一电執42)， 该电容(42)的两端则分别连接于该电源端(PVCC)与该接地端(GND);该电源端 (PVCC)更设置有一萧特基二极管(41)，该萧特基二极管(41)的两端则分别连接于该电源端(PVCC)与系统电源(VCC);该H桥(H-Bridge)功率晶体管组(l)的该两个输 出驱动端(OUTl)(OUT2)之问，则设置有一负载。
该反冲(kickback)电压抑制电斷5)，其输出级则采用了 H桥(H-Bridge)功 率晶体管组(1)的电路来驱动直流电机负载(14)，而该直流电机负载(14)则可以等效成 电感串联电阻之电感性负载。电路中，功率晶体斷121)(122)(111)(112)则是用来驱动 直流电机负敦14)之功率驱动组件。二极管(133)(134)(131)(132)，则是用于提供该电 感性直流电机负载(14)之电流流动时的电流路径；而二极管(133) / (134) / (131) / (132)，则分别以反向偏压的方式，来与功率晶体管(121)/(122)/(111)/(112)并联 之。根据不同的制程技术，该些二极管(133)(134)(131)(132)亦可以由功率晶体管 (121)(122)(111)(112)的寄生二极管来等效之，或是采用外置二极管的方式来设计。
一个萧特基二极管(41)，则是直接连接在系统电源(VCC)和电源端(PVCC)之问， 以阻止电路中的反向电流来损坏系统电源(VCC)。而电容(42)则是连接在电源端 (PVCC)和接地端(GND)之间，其目的是当反冲(kickback)电压出现时，可以藉由 该电容(42;)来储存该电感性直流电机负载(:i4)所释放的部分能量。
经由两个高速比较戮61)(62)来检测反冲(kickback)电压的出现，并对应产生 用来抑制反冲(kickback)电压之控制^言号。在该高速比较戮61)/(62)中，其负输 入端(61P2)/(62P2)则均连接至电源端(PVCC)，来作为基准电压参考输入端；而正 输入端(61P1) / (62P1)则分别连接至输出端(0UT1) / (OUT2)，来作为反冲(kickback) 电压之检测输入端。该高速比较戮61)/(62)之输出端(61P3)/(62P3)，均分别连接 至其所对应之逻辑电路(211) / (212)之逻辑输入端(211P1) / (212P1);该高速比较器 (61) / (62)之输出端(61P3) / (62P3)的输出信号与其它输入至逻辑电路(211) / (212)的 控制信号，贝贜由逻辑电斷211)/(212)的合成来产生控制信号，藉以开启功率晶体 管(111)/(U2)，进而形成消耗电感^t能的电流回路以抑制反冲(kickback)电压。 该电流回路中，所需使用之大电流的功率组件，则可以直接利用H桥(H-Bridge) 功率晶体管敏l)下方之现有的两个功率晶体管(l 1 l)(l 12)来实现，以节省芯片制作面 积。
而用来作为基准电压参考输入端之高速比较器(61) / (62)的负输入端(61P2) / (62P2)输出端(61P3) / (62P3)，均分别连接至其所对应之逻辑电路(211) / (212)之逻 辑输入端(211P1) / (212P1);该高速比较戮61) / (62)之输出端(61P3) / (62P3)的输出 信号与其它输入至逻辑电路(2U) / (212)的控制信号，贝嗨由逻辑电路(211) / (212)的合成来产生控制信号，藉以开启功率晶体管(111)/(112)，进而形成消耗电感储能 的电流回路以抑制反冲(kickback)电压。该电流回路中，所需使用之大电流的功 率组件，则可以直接利用H桥(H-Bridge)功率晶体管组()下方之现有的两个功率 晶体管(l 1 12)来实现，以节省芯片制作面积。
而用来作为基准电压参考输入端之高速比较器(61) / (62)的负输入端(61P2) / (62P2)(63)、两个逻辑电路(211)(212)、两个控制电^(221)(222);该H桥(H-Bridge) 功率晶体管组(1)设有四个输入控制端(12P1)(12P2)(11P1)(11P2)、两个输出驱动端 (OUTl)(OUT2)、 一电源端(PVCC)、 一接地端(GND);该高速比较戮63)设有两个正 输入端(63P1)(63P2)、 一负输入端(63P3)与两个输出端(63P4)(63P5);该些逻辑电路 (211X212)均设有两个逻辑输入端(211P1X211P2) / (212P1)(212P2)、 一逻辑输出端 (211P3) / (212P3);该些控制电^(221)(222)均设有一逻辑输入端(221P1) / (222Pl)、 一逻辑输出端(221P2) / (222P2)。
该H桥(H-Bridge)功率晶体管组(l)，包括:四个功率晶体管(121)(122)(11 l)(l 12)、 四个二极管(133)(134X131)(132);该些功率晶体管(121)(122)(111)(112)分别以该两个 功率晶体斷121)(111)/(122)(112)串联的方式连结后，再以并联结构连结之；而在该 功率晶体管(121) / (122) / (111) / (112)的两端，则分别与该二极管(133) / (134) / (131) / (132) /并联之；该功率晶体管(121) / (122) / (111) / (112)的另-一端，则分别 对应连接至该输入控制端(12P1) / (12P2) / (11P1) / (11P2);而该些功率晶体管 (121)(111) / (122)(112)串联连结之串联点，则分别对应连接至该输出驱动端(0UT1) / (0UT2)。
在该H桥(H-Bridge)功率晶体管组(l)的两侧，则分别对应设置该一输出驱动 端(0UT1) / (OUT2)，并在该侧之上方与下方均设置该一输入控制端(12P1)(11P1) / (12P2)(11P2);该H桥(H-Bridge)功率晶体管组(l)的两侧，则分别对应设置该一控 制电路(221) / (222)、该一逻辑电5#(211) / (212)。'
该H桥(H-Bridge)功率晶体管组(1)的该电源端(PVCC)，则连接至该高速比较 器(63)的该负输入端(63P3);该输出驱动端(OUTl)/(OUT2)，则分别对应连接至该 高速比较器(63)的该正输入端(63P)/ (63P2)。该高速比较器(63)的该输出端(63P4) / (63P5)，则分别对应连接至该逻辑电路(211) / (212)的该一逻辑输入端(211P1) / (212P1);该逻辑电路(211)/(212)的该逻辑输出端pilP3)/pUP3)，则分别对应连 接至同一侧边之该H桥(H-Bridge)功率晶体管组(1)下方的该输入控制端(11P1)/(11P2);该控制电路(221)/(222)的该逻辑输出端(221P2)/(222P2)，则对应连接至同 一侧边之H桥(H-Bridge)功率晶体管组(1)上方之该输入控制端(12P1)/(12P2)。
该反冲(kickback)电压抑制电路(5)是以反馈连接的方式，分别在该H桥 (H-Bridge)功率晶体管组(l)的两侧，来各自形成对应之一反馈回路；该反馈回路， 是将该H桥(H-Bridge)功率晶体管组(1)一侧之该H桥(H-Bridge)功率晶体管组 (l)的该一输出驱动端(OUTl) / (OUT2)、该高速比较戮63)、该一逻辑电路(211) / (212) 与该H桥(H-Bridge)功率晶体管组(l)下方的该一输入控制端(l 1P1)/(1 1P2)依序 连接成一回路。
该H桥(H-Bridge)功率晶体管组(1)的该电源端(PVCC)更设置有一电執42)， 该电容(42)的两端则分别连接于该电源端(PVCC)与该接地端(GND);该电源端 (PVCC)更设置有一萧特基二极管(41)，该萧特基二极管(41)的两端则分别连接于该 电源端(PVCC)与系统电源(VCC);该H桥(H-Bridge)功率晶体管组(l)的该两个输 出驱动端(OUTl)(OUT2)之间则设置有一负载。
电路中该高速比较戮63)，其中，两个正输入端(63P1)/(63P2)，则分别接至两 个输出驱动端(OUTl)/(OUT2)，用来检测反冲(kickback)电压； 一个负输入端 (63P3)，则接至电源端(PVCC)，用来作为基准参考电压。两个输出端(63PA/(63P5)， 则分别接至其所对应之逻辑电路(211) / P12)之逻辑输入端(211P1) / pi"l);该输 出端(63P4) / (63P5)之输出信号与其它输入至逻辑电路(211) / (212)的控制信号，则 藉由逻辑电路(211) / (212)的合成来产生控制信号，藉以开启功率晶体管(lll) / (U2)，进而形成消耗电感储能的电流回路以抑制反冲(kickback)电压。
该反冲(kickback)电压抑制电路(5)的工作原理如下首先，假设透过逻辑电 路(211)(212)与控制电路(221)(222)来控制功率晶体管(121)(122)(111)(112)，使功率晶 体管(121)(112)开启、功率晶体管(122)(111)关闭；此时，则电感性直流电机负载(14) 中的电流，将从输出驱动端(OUTl)流向输出驱动端(OUT2)。第二，在改变相位前， 则功率晶体管(111)(112)开启、功率晶体管(121)(122)关闭；而电感性直流电机负载(14)
中的电流，则维持原来的电流方向，其所通过之电流路径为功率晶体管(1H)、电感 性直流电机负载(14)与功率晶体管(112)，并从输出驱动端(OUTl)流向输出驱动端 (OUT2);当相位变化时，贝l助率晶体管(m)开启、功率晶体管(121)(122)(112)关闭， 使输出驱动端(OUT2)之输出电压不断地上升，而最后到达反冲(kickback)电压之 向应点。此时，该高速比较戮63)之一正输入端(63P2)，则由其所连接之输出驱动端(OUT2)检测到反冲(kickback)电压，而使该高速比较徵63)的输出产生翻转，进而 由该高速比较教63)之输出端(63P5)来输出控制信号；该控制信号与其它输入逻辑电 路(212)之控制信号，经由逻辑电路(212)合成输出后，而产生一用来抑制反冲 (kickback)电压之控制信号，进而来开启该逻辑电斷212)之逻辑输出端(212P3)所 连接之功率晶体管(112)。而该电感性直流电机负數14)中的电流，则会通过由功率 晶体管(lll)、电感性直流电机负载(14)与功率晶体管(112)所形成之电流回路，进而 从输出驱动端(OUn)流向输出驱动端(OUT2)，并最终消耗为零。同时，输出驱动端 (OUT2)的输出电压值将会维持在反冲(kickback)电压之向应点，以便能够尽快将 储存在电感性直流电机负载(14)中的能量消耗至零；此时，输出驱动端(OUT2)的输 出电压则会降低，使该高速比较教63)的输出产生翻转，而该反冲(kickback)电压 抑制电斷5)则会退出此控制机制，并让功率晶体管(121)(122X111)(112)的状态再次 由逻辑电斷211 )(212)与控制电路(221 )(222)决定。
请参阅图9—10，该高速比较戮63)，包括 一限流模块(631)、 一电压调整模 块(632)、一检领赎块(633)、 一高压模±央(634)、 一偏压模±央(635)与一输出开关模块 (636)，更设有一接地端(63GND)、 一输出致能端(63SW)。该限流模土哉631)的输出则 连接至该电压调整模块(632)，该电压调整模块(632)的输出则连接至该检测模块 (633)，该检测模块(633)的输出则连接至该高压模i央(634)，该高压模块(634)的输出 则分别连接至该偏压模±央(635)与该输出开关模±央(636)。
该高速比较器(63)的该两个正输入端(63P1)(63P2)、该一负输入端(63P3测连接 至该限流模块(631)，该输出开关模块(636)的输出则分别对应连接至该两个输出端 (63P4)(63P5);该偏压模±央(635)与该输出开关模±夫(636)的电路地端则均连结至该接 地端(63GND)，该输出致能端(63SW)则连接至该输出开关模i央(636)。
该限流模i对631)，则包含有并列设置的电阻，用来限制由外部输入所提供之电 流，以保护电路中所使用之电子组件并可提高静电泄放(ESD)能力。该电压调整模 ±央(632)，则包含有并列设置的二极管串联结构(63MD)(63ND1)(63ND2)。该些二极管 串联结构(63MD)(63ND1)(63ND2)中，则包含两种由不同数量之M或N个二极管串 联所形成之串联结构；即二极管串联结构(63MD)是由M个二极管串联形成之串联 结构，二极管串联结构(63ND1)(63ND2)是由N个二极管串联形成之串联结构；可以 透过设置二极管串联结构(63MD)(63ND1)(63ND2)之不同的二极管串联数目M或N， 来设定输入失真调整电压。当二极管串联数目N〈M，则输入失真调整电压将会使该比较戮63)提前对反冲(kickback)电压产生向应；但是，如果二极管串联数目N、 M相差太多，贝腰消耗储存在电感性直流电机负载(14)中的能量，将会需要较长的时间。
该检测模±匁633)，则包含有并列设置的晶体管，该些晶体管是以共基结构做连 结来提高电路的向应速度，用来检测反冲(kickback)电压的产生。该高压模块(634)， 则是使用晶体管来组成，该些晶体管是以共闸结构做连结，用以保护电路中的其它 组件能够在高压下安全地工作，如果系统仅应用于低压操作的环境，那么该高压模 块(634)则可以省略。该偏压模與635)，是以晶体管之电流镜偏压结构，来提供该高 速比较戮63)所需之偏压电流。
该输出开关模±^(636)，则包含有并列设置的开关结构(6361)(6362)。该开关结构 (6361)/(6362)，则是以晶体管并联电阻与二极管之串联结构；该电阻与二极管之串 联结构，则是用来作为设置组件，即当其通过适当电流时用来设定逻辑电位的高低 逻辑。此外，当电路中产生反冲(kickback)电压时，则电阻与二极管之串联结构 中的二极管，也能够提高系统对反冲(kickback)电压之向应速度。而电阻与二极 管之串联结构中的晶体管则是开关组件，当不使用反冲(kickback)电压抑制电斷5) 时，用来働亍拉低该高速比较對63)之该输出端(63P4)(63P5)的输出控制信号，以避 免反冲(kickback)电压抑制电^(5)对逻辑电^(211)(212)的干扰；而晶体管的另一 端，则是与该输出致能端(63SW)做连结。
该反冲(kickback)电压抑制电^(5)之相关的电压波形曲线，请参阅图13，当 反冲(kickback)电压出现时，该输出驱动端(OUTl)/(OUT2)的输出电压则会上升； 当该输出驱动端(OUTl)/(OUT2)的电压值上升至电路所设定之反冲(kickback)电 压向应值(h)时，则反冲(kickback)电压抑制电^(5)经由高速比较戮63)的该输出端 (63P4)/(63P5)产生输出控制信号，来开启功率晶体管(111)/(112)。同时，并经由 输出驱动端(OUT2)、高速比较對63)、逻辑电￡#(212)、功率晶体管(112)所形成之反 馈回路，使输出驱动端(OUT2)的输出电压维持在反冲(kickback)电压向应值(h); 或经由输出驱动端(OUTl)、高速比较tK63)、逻辑电路(211)、功率晶体管(lll)所形 成之反馈回路，使输出驱动端(OUTl)的输出电压维持在反冲(kickback)电压向应 值(h)。而透过设置二极管串联结构(63MD)(63ND1)(63ND2)中之二极管串联数目 N<M，使得高速比较戮63)之输入失真调整电压将提前对反冲(kickback)电压向应 之；因此，反冲(kickback)电压则不会透过二极管(134)或者二极管(133沐影响电源端(PVCC)的电压。
上述实施例仅为说明本发明之原理及其功效，并非限制本发明。因此本领域技 术人员对上述实施例进行修改及变化仍不脱离本发明之精神。本发明己具备产业上 的实用性、新颖性及创造性，并符合实用新型专利要件，故依法提起申请。
权利要求1.一种反冲电压抑制电路，其特征在于，包括一个H桥功率晶体管组、两个高速比较器、两个逻辑电路、两个控制电路；该H桥功率晶体管组设有四个输入控制端、两个输出驱动端、一个电源端、一个接地端，该高速比较器设有一个正输入端、一个负输入端与一输出端，该控制电路设有至少一个逻辑输入端、一个逻辑输出端，该逻辑电路设有至少一个逻辑输入端、一个逻辑输出端；该H桥功率晶体管组包括四个功率晶体管、四个二极管；这些功率晶体管分别以这两个功率晶体管串联的方式连结后，再以并联结构连结之，而在这些功率晶体管的两端则分别对应连接这些二极管；这些功率晶体管的另一端则分别对应连接至这些输入控制端，而这些功率晶体管串联的两个串联点则分别对应连接至这两个输出驱动端；在该H桥功率晶体管组的两侧，则分别对应设置这一输出驱动端，并在该侧的上方与下方均设置这一输入控制端；该H桥功率晶体管组的两侧，则分别对应设置这一控制电路、这一高速比较器、这一逻辑电路；该反冲电压抑制电路是以反馈连接的方式，分别在该H桥功率晶体管组的两侧，来各自形成对应的一反馈回路；该反馈回路，是将该H桥功率晶体管组一侧的该H桥功率晶体管组的这一输出驱动端、这一高速比较器、这一逻辑电路与该H桥功率晶体管组下方的这一输入控制端依次连接成一回路；该H桥功率晶体管组的该电源端，均连接至这些高速比较器的该负输入端；分别在该H桥功率晶体管组的两侧，同一侧边的该H桥功率晶体管组的该输出驱动端则连接至所对应的该高速比较器的该正输入端，该高速比较器的该输出端则连接至所对应的该逻辑电路的这一逻辑输入端，该逻辑电路的该逻辑输出端则对应连接至该H桥功率晶体管组下方的该输入控制端，该控制电路的该逻辑输出端则对应连接至该H桥功率晶体管组上方的该输入控制端；该H桥功率晶体管组的该电源端更设置有一电容，该电容的两端则分别连接于该电源端与该接地端；该电源端更设置有一萧特基二极管，该萧特基二极管的两端则分别连接于该电源端与系统电源；该H桥功率晶体管组的这两个输出驱动端之间则设置有一负载。
2.—种反冲电压抑制电路，其特征在于，包括 一个H桥功率晶体管组、 一个 高速比较器、两个逻辑电路、两个控制电路；该H桥功率晶体管组设有四个 输入控制端、两个输出驱动端、 一电源端、 一接地端，该高速比较器设有两 个正输入端、 一个负输入端与两个输出端，该控制电路设有至少一个逻辑输 入端、 一个逻辑输出端，该逻辑电路设有至少一个逻辑输入端、 一个逻辑输 出端；该H桥功率晶体管组，包括四个功率晶体管、四个二极管；这些功率 晶体管分别以这两个功率晶体管串联的方式连结后，再以并联结构连结之， 而在这些功率晶体管的两端则分别对应连接这些二极管；这些功率晶体管的 另一端则分别对应连接至这些输入控制端，而这些功率晶体管串联连结的两 个串联点则分别对应连接至这两个输出驱动端；在该H桥功率晶体管读且的两侧，则分别对应设置这-一输出驱动端，并在 该侧的上方与下方均设置这一输入控制端；该H桥功率晶体管组的两侧，则 分别对应设置这一控制电路、这一逻辑电路,-该H桥功率晶体管组的该电源端，则连接至该高速比较器的该负输入端， 这两个输出驱动端则分别对应连接至该高速比较器的这两个正输入端；该高 速比较器的这两个输出端则分别对应连接至这两个逻辑电路的这一逻辑输入 端，这两个逻辑电路的该逻辑输出端则分别对应连接至同一侧边的该H桥功 率晶体管组下方的这两个输入控制端，该控制电路的该逻辑输出端则对应连 接至同一侧边的该H桥功率晶体管组上方的该输入控制端；该反冲电压抑制电路是以反馈连接的方式，分别在该H桥功率晶体管组 的两侧，来各自形成对应的一个反馈回路；该反馈回路，是将该H桥功率晶 体管组一侧的该H桥功率晶体管组的这一输出驱动端、该高速比较器、这一 逻辑电路与该H桥功率晶体管组下方的这一输入控制端依次连接成一回路；该H桥功率晶体管组的该电源端更设置有一电容，该电容的两端则分别 连接于该电源端与该接地端；该电源端更设置有一萧特基二极管，该萧特基 二极管的两端则分别连接于该电源端与系统电源；该H桥功率晶体管组的这 两个输出驱动端之间则设置有一负载。
3. 如权利要求2所述的反冲电压抑制电路，其特征在于，其中该高速比较器进 一步包括 一限流模块、 一电压调整模块、 一检测模块、 一高压模块、 一偏压模块与一输出开关模块，更设有一内部接地端、 一输出致能端；该限流模 块的输出则连接至该电压调整模块，该电压调整模块的输出则连接至该检测 模块，该检测模块的输出则连接至该高压模块，该高压模块的输出则分别连 接至该偏压模i央与该输出开关模块；该高速比较器的这两个正输入端、这一负输入端则连接至该限流模块， 该输出开关模块的输出贝瞇接至这两个输出端；该偏压模块与该输出开关模 块的电路地端则均连结至该内部接地端，该输出致能端则连接至该输出开关 模块。
4. 如权利要求3所述的反冲电压抑制电路，其特征在于，其中该限流模块，则 包含有并列设置的电阻，用来限制由外接输入所提供的电流；该电压调整模块，贝l泡含有并列设置的三个二极管串联结构，用来设定 输入失真调整电压这些二极管串联结构中，则包含两种由不同数量的多个二极管串联所形 成的串联结构；该检测模块，则包含有并列设置的晶体管，这些晶体管是以共基结构做 连结，用来检测反冲电压；该高压模±央，则是使用晶体管来组成，这些晶体管是以共闸结构做连结， 用来保护电路中组件可以在高压下工作；该偏压模块，是以晶体管的电流镜偏压结构，来提供该高速比较器所需 的偏压电流；该输出开关模块，则包含有并列设置的开关结构；这些开关结构，则均 是以晶体管并联电阻与二极管的串联结构，晶体管的另一端则与该输出致能端做连结。
专利摘要本实用新型是一种反冲(kickback)电压抑制电路，包括用来作为电流路径的输出级驱动功率晶体管，用于检测反冲(kickback)电压的高速比较器和一些逻辑电路。为了减少反冲(kickback)电压抑制电路的面积，用来作为电流路径的输出级驱动功率晶体管，则可以利用H桥功率晶体管组来实现。当H桥(H-Bridge)功率晶体管组的输出电压与电源端的电压差达到设定值时，则会造成比较器的输出电压产生翻转，进而使相关逻辑电路产生控制信号来开启或是关闭所对应连结的功率晶体管；这样使电流在电感性负载中的流动方向就能维持不变并且逐渐消耗至零。
文档编号H02P7/18GK201160264SQ20082000664
公开日2008年12月3日 申请日期2008年2月22日 优先权日2008年2月22日
发明者江 孙, 科 肖 申请人:德信科技股份有限公司