专利名称：使用带隙基准电压发生电路的不规则电压检测和切断电路的利记博彩app
技术领域：
本公幵涉及一种半导体集成电路，更具体地，涉及一种通过使用带 隙基准电压发生电路来检测和切断不规则电压的电路。
背景技术：
当向设定了工作电源范围的系统施加不规则电压(例如过高电压或 过低电压)时，系统不能正常工作。具体地，高电压可以损坏系统，因 此需要将高电压切断的电路以便保护系统。
图1是示出了可以保护显示装置免于不稳定电源影响的传统保护电 路的图。参考图1，当输入电源电压Vin超过正常工作范围时，保护电 路产生主电源接通/断开信号MS，强制断开连接输入电源Vin和电源发 生器(未示出)的主开关。基准电压电路130通过使用第六电阻器R6 和第七电阻器R7，基于输入电源电压Vin产生最小基准电压和最大基准 电压。将最大基准电压输入到第一比较器122的非反相输入端(+)以及将 最小基准电压输入到第二比较器124的反相输入端(-)。
第一比较器122通过将使用稳定电路120中的第二齐纳二极管ZD2 稳定的第二节点n2的第二电压与最大基准电压进行比较，产生主电源控 制信号PCS。在该示例中，当第二电压小于最大基准电压时，所产生的 主电源控制信号PCS为高状态。第二比较器124通过将使用稳定电路126 中的第一齐纳二极管ZDl稳定的第一节点nl的第一电压与最小基准电压 进行比较，产生主电源控制信号PCS。在该示例中，当第一电压大于最 小基准电压时，所产生的主电源控制信号PCS为高状态。将主电源控制 信号PCS传送至输出节点nO，然后通过使用稳定电路132内的第三齐纳二极管ZD3进行稳定。因此，生成主电源控制信号PCS作为主电源接通/
断开信号MS。因此，在最小基准电压和最大基准电压之间的范围中，产 生高电平的主电源接通/断开信号MS接通主开关。
然而，在保护电路中使用的第一、第二和第三齐纳二极管ZD1、 ZD2 和ZD3的导通电压可能根据工艺或温度变化而变化。如图2所示，这扩 大了由主电源接通/断开信号MS控制的最小基准电压VLon和最大基准电 压VHoff之间的范围，例如VLonl至VHoff 1或VLon2至VHoff2。
因此，需要可以精确地控制最小基准电压和最大基准电压之间的电 压范围的不规则电压检测和切断电路。
发明内容
本发明的示例性实施例提出了一种使用带隙基准电压发生电路的 不规则电压检测和切断电路。
根据本发明的示例性实施例，提出了一种不规则电压检测和切断电 路，监测电源电压的工作电压范围，所述不规则电压检测和切断电路包 括带隙基准电压发生电路，从电源电压产生带隙基准电压；基准电压 发生器，从电源电压产生与带隙基准电压相同电压电平的第一基准电压 和第二基准电压；电压检测器，从电源电压产生检测电压；以及比较器， 通过将第一和第二基准电压与检测电压进行比较，产生切断电源电压的 开关控制信号。
基准电压发生电路可以包括运算放大器，其中将带隙基准电压输 入到所述运算放大器的非反相输入端，并且将第一基准电压输入至所述 运算放大器的反相输入端；PM0S晶体管，所述PM0S晶体管的栅极与运 算放大器的输出相连，所述PMQS晶体管的源极与电源电压相连，以及所 述PM0S晶体管的漏极与第一基准电压相连；第一电阻器，连接在第一基 准电压和第二基准电压之间；以及第二电阻器，连接在第二基准电压和 地电压之间。
电压检测器可以包括第三电阻器，连接在电源电压和检测电压之 间；以及第四电阻器，连接在检测电压和地电压之间。根据带隙基准电 压以及工作电压范围内的最大电压，第三和第四电阻器可以具有电阻比— Kmax }
i 4_ Wg ，其中R3表示第三电阻器，R4表示第四电阻器，Vbg表示 带隙基准电压，以及Vmax表示最大电压。
根据带隙基准电压以及工作电压范围内的最小电压，第一至第四电
~^~ * F&g = ~^~~ * K min 阻器可以具有电阻比/ l + i 2 W + i 4 ，其中R1表示第一电阻
器，R2表示第二电阻器，R3表示第三电阻器，R4表示第四电阻器，Vbg 表示带隙基准电压，以及Vmin表示最小电压。
比较器可以包括第一比较器，将第一基准电压和检测电压进行比 较；第二比较器，将第二基准电压和检测电压进行比较；以及逻辑电路， 通过对第一比较器的输出和第二比较器的输出进行"与"运算，产生开 关控制信号。
带隙基准电压发生电路可以包括运算放大器，提供运算放大器的 输出作为偏置电压，并且将第一电压和第二电压进行比较；第一 丽0S 晶体管，连接在运算放大器的输出和地电压之间，并且其栅极与复位信 号相连；第一PMOS晶体管，连接在电源电压和第一电压之间，并且其栅 极与运算放大器的输出相连；第二PM0S晶体管，连接在电源电压和第二 电压之间，并且其栅极与运算放大器的输出相连；第三PMOS晶体管，连 接在电源电压和带隙基准电压之间，并且其栅极与运算放大器的输出相 连；第一电阻器，连接在第一电压和地电压之间；第一二极管，连接在 第一电压和地电压之间；第二电阻器，连接在第二电压和地电压之间； 第三电阻器和第二二极管组，串联连接在第二电压和地电压之间；以及 第四电阻器，连接在带隙基准电压和地电压之间。
运算放大器可以包括第四PMOS晶体管，所述第四PMOS晶体管的 源极与电源电压相连，并且所述第四PM0S晶体管的栅极与运算放大器的 输出相连；第五和第六PMOS晶体管，所述第五和第六PMOS晶体管的源 极与第四PM0S晶体管的漏极相连，并且所述第五和第六PM0S晶体管的 栅极分别与第一电压和第二电压相连；第二和第三丽0S晶体管，分别连 接在第五和第六PMOS晶体管的漏极与地电压之间，并且所述第二和第三 NM0S晶体管的漏极和栅极彼此相连；第四丽0S晶体管，所述第四刚0S晶体管的栅极与第二 NM0S晶体管的栅极相连，并且所述第四丽0S晶体 管的源极与地电压相连，以便与第二丽0S晶体管形成电流镜；第五NM0S 晶体管，所述第五丽0S晶体管的漏极与运算放大器的输出相连，所述第 五丽0S晶体管的栅极与第三丽0S晶体管的栅极相连，并且所述第五 丽0S晶体管的源极与地电压相连，以便与第三NMOS晶体管形成电流镜； 第七PMOS晶体管，所述第七PMOS晶体管的源极与电源电压相连，并且 所述第七PM0S晶体管的漏极和栅极与第四丽0S晶体管的漏极相连；以 及第八PMOS晶体管，所述第八PMOS晶体管的源极与电源电压相连，所 述第八PM0S晶体管的漏极与运算放大器的输出相连，并且所述第八PM0S 晶体管的栅极与第七PMOS晶体管的栅极相连，以便与第七PMOS晶体管 形成电流镜。第二二极管组可以由并联连接在第三电阻器和地电压之间 的多个二极管构成。
开关控制信号可以接通或断开连接电源电压和主系统的开关。 因此，本发明的示例性实施例的不规则电压检测和切断电路通过使 用在面对电源电压和温度变化时稳定的BGR电路，可以精确地控制电源 电压的工作电压范围。
根据以下结合附图的描述，更加详细地了解本发明的示例性实施
例，其中
图l示出了可以保护显示装置免受不稳定电源影响的传统保护电路
的图2是用于描述图1所示保护电路的工作的图； 图3是示出了根据本发明示例性实施例的不规则电压检测和切断电 路的图4是示出了图3中所示的带隙基准电压发生电路的图；以及 图5是用于描述图3中所示比较器的图。
具体实施例方式
参考用于说明本发明的示例性实施例的附图，以便获得对于本发明、本发明的优点、以及实施本发明所实现的目的的足够理解。
下面将通过参考附图解释示例性实施例，来详细描述本发明。图中
相同的参考数字表示相同的元件。
图3是示出了根据本发明示例性实施例的不规则电压检测和切断电
路300的图。参考图3，不规则电压检测和切断电路300监测电源电压 VDD是否在工作电压范围内，并且当电源电压VDD在工作电压范围之外 时，切断开关200以便切断电源电压VDD和主系统100之间的连接。在 示例性实施例中，工作电压范围为从4. 30V至5. 35V。主系统100可以 是独立的集成电路(IC)芯片、或者包括不规则电压检测和切断电路300 的IC内部的重要电路块。
不规则电压检测和切断电路300包括带隙基准电压发生电路 310(在下文中称为BGR电路310)、基准电压发生器320、电压检测器330 和比较器340。
如本领域普通技术人员所公知的，在半导体集成电路中使用BGR电 路310，以便提供稳定的偏置，并且该BGR电路310在面对温度或工艺 变化时是稳定的。如图4所示，BGR电路310包括运算放大器210，该运 算放大器210由差分放大器构成，其中该差分放大器的偏置电压与运算 放大器210的输出电压Vo相连。运算放大器210包括PMOS晶体管302 和303，其中它们的栅极分别接收第一电压Vi和第二电压Vib; PMOS晶 体管301，连接在电源电压VDD和PMOS晶体管302和303的源极之间； 以及晶体管304和308、 305和309以及306和307，这些晶体管对形成 电流镜。由晶体管304和308构成的第一电流镜与PMOS晶体管302的漏 极相连，由晶体管305和309构成的第二电流镜与PMOS晶体管303的漏 极相连，由晶体管306和307构成的第三电流镜与晶体管308和309相 连。运算放大器210通过流过由运算放大器210的输出电压Vo选通的 PMOS晶体管301的操作电流Iop来操作。当运算放大器210的输出电压 Vo通过响应于复位信号RESET导通的第一 歷OS晶体管Nl变为逻辑低电 平时，运算放大器210的操作电流Iop流过PMOS晶体管301。
BGR电路310还包括第一至第三PMOS晶体管P1、 P2和P3，它们 具有相同的尺寸；第一和第二电阻器R1和R2，它们具有相同的电阻值;第一二极管D1;多个第二二极管D2，其中数目M为M〉0，其中M是整数；第三电阻器R3;以及第四电阻器R4。第一 PMOS晶体管Pl连接在电源电 压VDD和第一电压Vi之间，并且第一 PMOS晶体管Pl的栅极与运算放大 器210的输出电压Vo相连。第二 PMOS晶体管P2连接在电源电压VDD 和第二电压Vib之间，并且第二 PMOS晶体管P2的栅极与运算放大器210 的输出电压Vo相连。第三PMOS晶体管P3连接在电源电压VDD和带隙基 准电压Vref之间，并且第三PMOS晶体管P3的栅极与运算放大器210 的输出电压Vo相连。第四电阻器R4连接在带隙基准电压Vref和地电压 VSS之间。第一电阻器Rl连接在第一电压Vi和地电压VSS之间，并且 第一二极管Dl连接在第一电压Vi和地电压VSS之间。第二电阻器R2 连接在第二电压Vib和地电压VSS之间。此外，在第二电压Vib和地电 压VSS之间，并联连接的第二二极管D2与第三电阻器R3串联连接。BGR电路310如下操作。因为第一至第三PMOS晶体管P1、 P2和P3 的尺寸相同并且第一和第二电阻器Rl和R2的电阻值相同，第一电阻器 Rl两端的第一电压Vi和第二电阻器R2两端的第二电压Vib相同。因此，第一至第三PMOS晶体管Pl、 P2和P3的栅极共同与运算放 大器210的输出电压Vo相连，因此第一至第三电流Io、 Iob和Iref相同。/o = /o6 二 /re/ 等式2 在该示例性实施例中，因为""=/2"以及/。 = + /1和/。6 = /2" + /2 ， 可以得到等式3。/h/2…等式3 △ 「 = 4, - = V 1"(M)…等式4 这里，^表示热电压，并且具有0.086mV/。C的温度系数。 因为I2与^成比例，可以得到等式5。们…等式5因为I2a与^成比例，可以得到等式6。…等式6
这里，因为1ob是I2和12a的和，并且Iob是Iref的镜像，可以 得到等式7。
/re/ = /o6 = /2 + /2a…等式了
因此，如等式8可以获得作为BGR电路310输出的带隙基准电压 Vref。
、/ 3 / 2'…等式8
换句话说，带隙基准电压Vref根据第二、第三和第四电阻器R2、 R3和R4的比率确定，并且几乎不受电阻值的影响。即，BGR电路310 不受电源电压VDD变化的影响，并且根据第二、第三和第四电阻器R2、 R3和R4的比率产生稳定的带隙基准电压Vref。例如，将带隙基准电压 Vref设定为约1.2V。
再参考图3，基准电压发生器320包括运算放大器321、 PM0S晶体 管322以及第一和第二电阻器Rl和R2。运算放大器321按照与图4的 运算放大器210相同的方式构成，其中晶体管303的栅极是运算放大器 321的非反相输入端(+)以及晶体管302的栅极是运算放大器321的反相 输入端(-)。运算放大器321的输出端Vo与pM0S晶体管322的栅极相连。 PM0S晶体管322以及第一和第二电阻器Rl和R2串联连接在电源电压VDD 和地电压VSS之间。PM0S晶体管322和第一电阻器Rl之间的第一节点 NA的电压是第一基准电压，第一电阻器Rl和第二电阻器R2之间的第二 节点NB的电压是第二基准电压。第一节点NA的电压是BGR电路310的 输出电压，即1.2V。第二节点NB的电压，例如0.964V，是从第一节点 NA通过第一和第二电阻器R1和R2的电阻比(R1: R2二0.245: l)设定的。
4 = * =~~^^ " .2 = 0.964[r]
7 l + i 2似0.245 + 1 l …等式9
在基准电压发生器320中，当第一节点NA的电压由于电源电压VDD 的变化而降低为小于1.2V时，运算放大器的输出321输出为低电压电平， 并且从而增加了在PMOS晶体管322中流过的电流量。因此，增加了第一节点NA的电压。当第一节点NA增加后的电压大于1.2V时，运算放大器 321的输出为高电压电平，并且从而降低了在PMOS晶体管322中流过的 电流量。因此，降低了第一节点NA的电压。因此，基准电压发生器320 稳定地产生第一节点NA的电压为1. 2V。此外，将从第一节点NA的电压 产生的第二节点NB的电压稳定地产生为0. 964V。电压检测器330包括串联连接在电源电压VDD和地电压VSS之间的 第三和第四电阻器R3和R4。通过按照第三和第四电阻器R3和R4之间 的电阻比(R3: R4:3.458: l)分配电源电压VDD，将第三和第四电阻器R3 和R4之间的第三节点NC的电压产生作为检测电压。例如，当电源电压 VDD是4. 30V时，第三节点NC的电压是0. 964V，并且当电源电压VDD 是5. 35V时，第三节点NC的电压1.20V。r=*，min =~~^~~*4.3 = 0.964[K〗 / 3 + i 4麵 3.458 + 1r =丑4 ，Dmax=^^~~*5.35 = 1.20『]及3 —及4max 3.458 + 1 LJ...等式io比较器340包括第一和第二比较器341和342，将第一和第二基 准电压与检测电压进行比较；以及逻辑电路343，产生开关控制信号SWC。 第一比较器341将第一节点NA的电压(输入到非反相输入端(+)的第一基 准电压)与第三节点NC的电压(输入到反相输入端(-)的检测电压)进行 比较。第二比较器342将第二电压NB的电压(输入到反相输入端(-)的 第二基准电压)与第三节点NC的电压(输入到非反相输入端(+))进行 比较。逻辑电路343由"与"门构成，所述"与"门通过接收第一比较 器341的输出ND和第二比较器342的输出NE来产生开关控制信号SWC。现在将参考图5描述比较器340的操作。当电源电压VDD小于4. 30V 时，第三节点NC的电压小于0.964V。通过比较第三节点NC的电压(小 于第一节点NA的电压，即1.20V)，第一比较器341的输出ND输出为逻 辑高电平；以及通过比较第三节点NC的电压(小于第二节点NB的电压， 即0.964V)，第二比较器342的输出NE输出为逻辑低电平。因此，逻辑 电路343产生处于逻辑低电平的开关控制信号SWC。当电源电压VDD在4. 30V和5. 35V之间时，第三节点NC的电压大 于O. 964V且小于1.20V。通过比较第一节点NA的电压(即1.20V)与0. 964V和1. 20V之间的第三节点NC的电压，将第一比较器341的输出 ND输出为逻辑高电平；以及通过比较第二节点NB的电压(即，0.964V) 与0. 964V和1. 20V之间的第三节点NC的电压，将第二比较器342的电 压NE输出为逻辑高电平。因此，逻辑电路343产生处于逻辑高电平的开 关控制信号SWC。
当电源电压VDD大于5，35V时，第三节点NC的电压大于1.20V。通 过将第一节点NA的电压(即1. 20V)与大于1. 20V的第三节点NC的电 压进行比较，将第一比较器341的输出ND输出为逻辑低电平；以及通过 将第二节点NB的电压(即0. 964V)与大于1.20V的第三节点NC的电压 进行比较，将第二比较器342的输出NE输出为逻辑低电平。因此，逻辑 电路343产生处于逻辑低电平的开关控制信号SWC。
当电源电压VDD在4. 30V和5. 35V之间的工作电压范围内时，响应 于处于逻辑高电平的开关控制信号SWC而接通开关200，从而将电源电 压VDD与主系统100相连。当电源电压VDD在4. 30V和5. 35V之间的工 作电压范围内以外时，响应于处于逻辑低电平的开关控制信号SWC而断 开开关200，并且从而断开电源电压VDD和主系统100。
在当前实施例中，电源电压VDD的工作电压范围在4. 30V和5. 35V 之间。当工作电压的最小电压是Vmin并且工作电压的最大电压是Vmax 时，上述第一和第二电阻器Rl和R2以及第三和第四电阻器R3和R4的 电阻比可以由以下等式11确定。<formula>formula see original document page 13</formula>…等式ii
因此，本发明示例性实施例的不规则电压检测和切断电路通过使用 在面对电源电压和温度变化时稳定的BGR电路，切断工作电压范围以外 的电源电压，从而可以精确地控制电源电压VDD的工作电压范围。
尽管已经参考本发明的示例性实施例，具体示出和描述了本发明， 但本领域普通技术人员应当理解，在不脱离所附权利要求所限定的本发 明的精神和范围的情况下，可以对这些实施例进行形式和细节上的多种 改变。
权利要求
1.一种不规则电压检测和切断电路，监测电源电压的工作电压范围，所述不规则电压检测和切断电路包括带隙基准电压发生电路，从电源电压产生带隙基准电压；基准电压发生器，从电源电压产生与带隙基准电压相同电压电平的第一基准电压和第二基准电压；电压检测器，从电源电压产生检测电压；以及比较器，通过将第一和第二基准电压与检测电压进行比较，产生切断电源电压的开关控制信号。
2. 根据权利要求1所述的不规则电压检测和切断电路，其中所述基 准电压发生器包括运算放大器，其中将带隙基准电压输入到所述运算放大器的非反相 输入端，并且将第一基准电压输入至所述运算放大器的反相输入端；PM0S晶体管，所述PM0S晶体管的栅极与运算放大器的输出相连， 所述PM0S晶体管的源极与电源电压相连，以及所述PM0S晶体管的漏极 与第一基准电压相连；第一电阻器，连接在第一基准电压和第二基准电压之间；以及第二电阻器，连接在第二基准电压和地电压之间。
3. 根据权利要求2所述的不规则电压检测和切断电路，其中所述电压检测器包括第三电阻器，连接在电源电压和检测电压之间；以及 第四电阻器，连接在检测电压和地电压之间。
4. 根据权利要求3所述的不规则电压检测和切断电路，其中根据 带隙基准电压以及工作电压范围内的最大电压，所述第三和第四电阻器7 3 一厂max 〗具有电阻比^ —，其中R3表示第三电阻器，R4表示第四电阻器， Vbg表示带隙基准电压，以及Vmax表示最大电压。
5. 根据权利要求3所述的不规则电压检测和切断电路，其中根据 带隙基准电压以及工作电压范围内的最小电压，所述第一至第四电阻器<formula>formula see original document page 3</formula>具有电阻比^<formula>formula see original document page 3</formula>其中Rl表示第一电阻器，R2表示第二电阻器，R3表示第三电阻器，R4表示第四电阻器，Vbg表示带隙 基准电压，以及Vmin表示最小电压。
6. 根据权利要求1所述的不规则电压检测和切断电路，其中所述 比较器包括第一比较器，将第一基准电压和检测电压进行比较； 第二比较器，将第二基准电压和检测电压进行比较；以及 逻辑电路，通过对第一比较器的输出和第二比较器的输出进行"与" 运算，产生开关控制信号。
7. 根据权利要求1所述的不规则电压检测和切断电路，其中所述带 隙基准电压发生电路包括运算放大器，提供所述运算放大器的输出作为偏置电压，并且将第 一电压和第二电压进行比较；第一丽0S晶体管，连接在运算放大器的输出和地电压之间，并且 所述第一丽0S晶体管的栅极与复位信号相连；第一 PM0S晶体管，连接在电源电压和第一电压之间，并且所述第一 PM0S晶体管的栅极与运算放大器的输出相连；第二 PM0S晶体管，连接在电源电压和第二电压之间，并且所述第二 PM0S晶体管的栅极与运算放大器的输出相连；第三PMOS晶体管，连接在电源电压和带隙基准电压之间，并且所 述第三PMOS晶体管的栅极与运算放大器的输出相连； 第一电阻器，连接在第一电压和地电压之间； 第一二极管，连接在第一电压和地电压之间； 第二电阻器，连接在第二电压和地电压之间；第三电阻器和第二二极管组，串联连接在第二电压和地电压之间；以及第四电阻器，连接在带隙基准电压和地电压之间。
8. 根据权利要求7所述的不规则电压检测和切断电路，其中所述运 算放大器包括第四PM0S晶体管，所述第四PM0S晶体管的源极与电源电压相连， 并且所述第四PM0S晶体管的栅极与运算放大器的输出相连；第五和第六PM0S晶体管，所述第五和第六PM0S晶体管的源极与第 四PM0S晶体管的漏极相连，并且所述第五和第六PM0S晶体管的栅极分 别与第一电压和第二电压相连；第二和第三丽0S晶体管，分别连接在第五和第六PM0S晶体管的漏 极与地电压之间，并且所述第二和第三丽OS晶体管的漏极和栅极彼此相 连；第四NM0S晶体管，所述第四丽0S晶体管的栅极与第二丽OS晶体 管的栅极相连，并且所述第四丽OS晶体管的源极与地电压相连，以便与 第二丽0S晶体管形成电流镜；第五丽0S晶体管，所述第五丽0S晶体管的漏极与运算放大器的输 出相连，所述第五丽0S晶体管的栅极与第三丽OS晶体管的栅极相连， 并且所述第五丽0S晶体管的源极与地电压相连，以便与第三丽0S晶体 管形成电流镜；第七PM0S晶体管，所述第七PM0S晶体管的源极与电源电压相连， 并且所述第七PMOS晶体管的漏极和栅极与第四丽OS晶体管的漏极相连；以及第八PM0S晶体管，所述第八PM0S晶体管的源极与电源电压相连， 所述第八PM0S晶体管的漏极与运算放大器的输出相连，并且所述第八 PM0S晶体管的栅极与第七PMOS晶体管的栅极相连，以便与第七PMOS晶体管形成电流镜。
9. 根据权利要求7所述的不规则电压检测和切断电路，其中所述 第二二极管组由并联连接在第三电阻器和地电压之间的多个二极管构 成。
10. 根据权利要求l所述的不规则电压检测和切断电路，其中所述 开关控制信号接通或断开连接电源电压和主系统的开关。
全文摘要
一种使用带隙基准电压发生电路的不规则电压检测和切断电路，包括带隙基准电压发生电路，从电源电压产生带隙基准电压；基准电压发生器，从电源电压产生与带隙基准电压相同电压电平的第一基准电压和第二基准电压；电压检测器，从电源电压产生检测电压；以及比较器，通过将第一和第二基准电压与检测电压进行比较，产生切断电源电压的开关控制信号。
文档编号H02H3/20GK101304169SQ200810096278
公开日2008年11月12日 申请日期2008年5月8日 优先权日2007年5月10日
发明者李昌勋 申请人:三星电子株式会社