专利名称：直流电源装置的利记博彩app
技术领域：
本发明涉及开关电源等的直流电源装置，尤其与可高效进行同步整流的直流电源装置有关。
背景技术：
电流谐振式(SMZ方式)的直流电源装置是一种众所周知的高效且开关噪声少的直流电源装置。例如，图20所示的现用的电流谐振式的直流电源装置具有主MOS-FET(2、3)其作为一对开关元件串联连接在直流电源(1)上；串联连接电路以及电压谐振用电容器(7)，其串联连接与一方的主MOS-FET(2)并联连接的谐振电抗(4)、变压器(5)的初级绕组(5a)、电流谐振用电容器(6)；变压器(5)的第1次级绕组(5b)；第2次级绕组(5c)，其与第1次级绕组(5b)的圈数及卷绕方向相同并串联连接；一对整流二极管(8、9)，其以彼此相反的极性串联连接在串联连接的第1及第2次级绕组(5b、5c)的两端；输出平滑电容器(10)，其连接在一对整流二极管(8、9)的接点和变压器(5)的第1及第2次级绕组(5b、5c)的接点之间；输出电压检测电路(12)，其检测输出平滑电容器(10)提供给负载(11)的直流输出电压Vo；控制电路(14)，其根据由输出电压检测电路(12)经光电耦合器(13)输入的检测信号输出开闭驱动各主MOS-FET(2、3)的驱动信号VG1、VG2。主MOS-FET(2、3)的漏极-源极间并联连接了寄生二极管(2a、3a)。
图20中所示的直流电源装置的动作如下。当一方的主MOS-FET(2)截止，另一方的主MOS-FET(3)接通时，在谐振电抗(4)、变压器(5)的初级绕组(5a)以及电流谐振用电容器(6)的路径上产生谐振电流，施加于变压器(5)的初级绕组(5a)上的电压上升。变压器(5)的第1次级绕组(5b)中的感应电压一上升到直流输出电压VO，一方的整流二极管(8)即导通，由第1次级绕组(5b)经一方的整流二极管(8)给输出平滑电容器(10)充电，给负载(11)提供直流电力。这时，在变压器(5)的初级侧产生源于谐振电抗(4)和电流谐振用电容器(6)的谐振电流ILr。施加于变压器(5)的初级绕组(5a)上的电压开始减少，由于第1次级绕组(5b)上产生的电压下降，第1次级绕组(5b)的两端电压一下降到直流输出电压VO以下，一方的整流二极管(8)即变为非导通，停止给变压器(5)的次级侧提供电力，变压器(5)的初级侧上产生源于谐振电抗(4)和变压器(5)的初级绕组(5a)、电流谐振用电容器(6)的谐振电流ILr，能量储存在电流谐振用电容器(6)、谐振电抗(4)以及变压器(5)的初级绕组(5a)之中。接着，一出现另一方的主MOS-FET(3)截止，一方的主MOS-FET(2)也截止的状态，即产生源于谐振电抗(4)、变压器(5)的初级绕组(5a)、电压谐振用电容器(7)的电压谐振，各主MOS-FET(2、3)的漏极-源极间电压以取决于谐振频率的倾斜度上升或下降。接着，若另一方的主MOS-FET(3)保持截止，一方的主MOS-FET(2)接通，储存在电流谐振用电容器(6)、谐振电抗(4)、以及变压器(5)的初级绕组(5a)中的能量即被释放，谐振电抗(4)变压器(5)的初级绕组(5a)、电流谐振用电容器(6)的谐振电流ILr开始减少，不久即向反方向流动。施加于变压器(5)的初级绕组(5a)的电压成为相反极性，在第2次级绕组(5c)上的感应电压一变为与直流输出电压VO相等，另一方的整流二极管(9)即导通，由第2次级绕组(5c)通过另一方的整流二极管(9)给输出平滑电容器(10)充电，给负载(11)提供直流电力。施加于变压器(5)的初级绕组(5a)的电压开始减少，第2次级绕组(5c)上产生的电压下降，第2次级绕组(5c)的两端电压一下降到直流输出电压Vo以下，另一方的整流二极管(9)即变为非导通，停止给变压器(5)的次级侧提供电力，在变压器(5)的初级侧产生源于谐振电抗(4)、变压器(5)的初级绕组(5a)、电流谐振用电容器(6)的谐振电流。通过反复进行上述动作，各主MOS-FET(2、3)以50％的负载比变替重复开闭动作。提供给负载(11)的直流输出电压VO由输出电压检测电路(12)检测，输出电压检测电路(12)的检测信号经光电耦合器(13)传递给控制电路(14)。控制电路(14)根据输出电压检测电路(12)的检测信号，脉冲频率调制(PFM)付与各主MOS-FET(2、3)的栅极的驱动信号VG1、VG2，开闭控制一对主MOS-FET(2、3)，使直流输出电压VO大致保持恒定。
一般说来，在直流电源装置之中，通过采用同步整流电路大多可改善变换效率，但在图20所示的电流谐振式的直流电源装置之中，由于在次级侧的整流二极管(8、9)中有电流流动的期间与变压器(5)的次级绕组(5b、5c)中产生感应电压的期间(或初级侧的主MOS-FET(2、3)接通期间)不一致，因而当采用同步整流电路时，在次级侧的整流电路导通期间，即整流电路中有电流流动的期间难以使同步整流用的开关元件(未图示)接通。此外，次级侧的整流电路的电流停止之后到初级侧的主MOS-FET(2、3)截止之前的期间，由于反方向的电压施加于次级侧的整流电路的开关元件，因而如果仅在变压器(5)的次级绕组(5b、5c)上产生感应电压期间(或初级侧的主MOS-FET(2、3)接通期间)接通整流电路的开关元件，则反方向的电流将流入整流电路的开关元件，使变换效率下降。
为了解决上述问题，下述特许文献公示出一种同步整流方式的电流谐振式开关电源，其通过在变压器的次级绕组上产生感应电压期间接通的同步整流用的MOS晶体管电流向相反方向流动期间，利用连接在平滑电容器的前段的扼流圈，阻止流入同步整流用的MOS晶体管中的反向电流。
特许文献1特开平11-332233号公报(第4页、图1)然而，在现用的同步整流方式的直流电源装置之中，由于流入次级侧的整流电路中的电流结束之后到初级侧的主开关元件切换为截止之前，反向电压施加于次级侧的整流用开关元件，因而需要在电流流入整流电路结束的同时截止整流用开关元件。因此，例如利用设置在次级侧电路中的电流检测部检测从变压器流入次级侧的整流用开关元件中的电流，当该电流停止流动时，使整流用开关元件马上截止即可办到，但在此情况下，存在电流检测部内产生损耗，变换效率低下的问题。尤其是在特许文献1的电流谐振式开关电源之中，由于在大电流流动的次级侧电路中插入扼流圈，使装置大型化的同时，存在因扼流圈内产生的电力损耗变换效率低下的问题。
发明内容
因此，本发明的目的在于提供一种可高效进行同步整流的直流电源装置。
本发明的直流电源装置，配置有串联连按在直流电源(1)上的一对主开关元件(2、3)、与任意一方的主开关元件(2)并联连接的变压器(5)的初级绕组(5a)、变压器(5)的第1次级绕组(5b)、与该第1次级绕组(5b)串联连接的第2次级绕组(5c)、在串联连接的第1及第2次级绕组(5b、5c)的两端上以彼此相反的极性串联连接的一对整流用开关元件(15、16)；检测整流用开关元件(15、16)的极性检测装置(17、18)，以及与该极性检测装置(17、18)连接的计时装置(19、20)。在该直流电源装置之中，通过与前述一对主开关元件(2、3)的开关动作同步，驱动一对整流用开关元件(15、16)，从变压器(5)的第1以及第2次级绕组(5b、5c)的接点和一对整流用开关元件(15、16)的接点之间提取直流输出。计时装置(19、20)计时一方的整流用开关元件(15、16)中流动的电流变为零之前的检测装置(17、18)的检测信号的输出期间，在被计时的期间结束时或即将结束时截止另一方的整流用开关元件(15、16)。通过在整流电路导通期间内使整流用开关元件(15、16)有效截止即可高效进行同步整流。
(发明效果)若采用本发明，通过在整流电路导通期间内有效截止开关元件，即可高效进行同步整流，提高直流电源装置的变换效率。
图1是表示本发明的直流电源装置的第1实施方式的电路图。
图2是表示图1的极性检测电路以及计时电路的细节的电路图。
图3是表示图1及以及图2的各部的电压及电流的信号波形图。
图4是表示本发明的第2实施方式的电路图。
图5是表示图4的极性检测电路以及计时电路的细节的电路图。
图6是表示本发明的第3实施方式的电路图。
图7是表示图6的极性检测电路及计时电路的细节的电路图。
图8是表示本发明的第4实施方式的电路图。
图9是表示图8的极性检测电路以及计时电路的细节的电路图。
图10是表示图9的各部的电压以及电流的信号波形图。
图11是表示图8的另一种实施方式的电路图。
图12是表示本发明的第5实施方式的电路图。
图13是表示图12的充电电路以及放电电路的细节的电路图。
图14是表示图12的各部的电压及电流的信号波形图。
图15是表示本发明的第6实施方式的电路图。
图16是表示图15的复位电路的细节的电路图。
图17是表示图15的复位电路的另一实施方式的电路图。
图18是表示本发明的第7实施方式的电路图。
图19是表示图18的脉冲发生电路的细节的电路图。
图20是表示现用的直流电源装置的电路图。
(图中标号说明)(1)、直流电源，(2、3)、主MOS-FET(主开关元件)，(4)、谐振电抗，(5)、变压器，(5a)、初级绕组，(5b)、第1次级绕组，(5c)、第2次级绕组，(6)、电流谐振用电容器，(7)、电压谐振用电容器，(8、9)、整流二极管，(10)、输出平滑电容器，(11)、负载，(12)、输出电压检测电路，(13)、光电耦合器，(14)、控制电路，(15、16)、整流用MOS-FET(整流用开关元件)，(17、18)、导通检测电路(极性检测装置)，(19、20)、计时电路(计时装置)，(21、22)、第1、第2计数器，(23、24)、第1、第2驱动信号发生电路，(25、26)、第1、第2驱动电路，(27)、振荡电路，(49)、递增计数器电路，(50、51)、第1、第2锁定电路，(52、53)、第1、第2减法电路，(54、55)第1、第2比较电路，(56、57)、第1、第2轻负载检测电路，(62)、同步整流控制用IC，(63、64)、第1、第2充电电路，(65、66)、第1、第2放电电路，(67、68)、第1、第2计时用电容器，(69、70)、第1、第2基准电源，(71、72)、第1、第2比较器，(73、74)、第1、第2“与”门，(83、84)、第3、第4基准电源，(85、86)、第3、第4比较器，(87、88)、第1、第2RS双稳态多谐振荡器，(89、90)、第1、第2复位电路，(94、95)、第1、第2样本化脉冲发生电路，(96、97)、第1、第2采样保持电路。
具体实施例方式
下面参照图1～图19说明本发明的直流电源装置7种实施方式。在图1～图19之中，与图20所示的位置本质上相同的部分标注同一种标号并省略其说明。
图1所示的本发明第1实施方式的直流电源装置，是将图20所示的现用的直流电源装置的一对整流二极管(8、9)变更为作为整流用开关元件的整流用MOS-FET(15、16)，还设有作为极性检测装置的导通检测电路(17、18)，其在整流用MOS-FET(15、16)中有电流流动时输出导通检测信号VP1、VP2；以及作为计时装置的计时电路(19、20)，其计时一方的整流用MOS-FET(15、16)中流动的电流变为零之前的导通检测电路(17、18)的检测信号VP1、VP2的输出期间。在整流用MOS-FET(15、16)的漏极一源极间并联连接寄生二极管(15a、16a)。其它的主电路的构成除整流用MOS-FET(15、16)连接在接地端子一侧之外，与图20所示的现用的直流电源装置大致相同。
如图2所示，导通检测电路(17、18)配置有导通检测用比较仪(30、31)。其反转输入端子(-)经电阻(28、29)与整流用MOS-FET(15、16)的漏极连接，而且非反转输入端子(+)与整流用MOS-FET(15、16)的源极连接；二极管(32、33)，其连接在导通检测用比较仪(30、31)的两个输入端子(-+)之间。正如图3(H)以及(G)所示，当整流用MOS-FET(15、16)中有电流ID1、ID2流动时，由于相对于源极侧的电位，漏极侧的电位低相当于整流用MOS-FET(15、16)的顺向电压下降部分，因而如图3(L)以及(K)所示，可从导通检测用比较仪(30、31)输出高电压(H)电平的导通检测信号VP1、VP2。
如图2所示，计时电路(19、20)配置有第1以及第2计数器(21、22)，其在另一方的整流用MOS-FET(15、16)导通期间递增计数，在一方的整流用MOS-FET(15、16)导通期间递减计数；第1以及第2驱动信号发生电路(23、24)，其利用一方的导通检测电路(17、18)的输出信号VP1、VP2，接通一方的整流用MOS-FET(15、16)，当第1以及第2计数器(21、22)递减计数到计数值1(二进制数)时，经第1及第2驱动电路(25、26)截止一方的整流用MOS-FET(15、16)的同时，将第1及第2计数器(21、22)复位；振荡电路27，其通过与导通检测电路(17、18)的输出信号VP1、VP2同步驱动，且将比主MOS-FET(2、3)的开关频率高出许多的时钟脉冲信号VCL付与第1及第2计数器(22、21)的时钟输入端子(Clock)。
第1及第2计数器(21、22)给计数输入端子(Count)输入高电压(H)电平的信号VCU时，开始计数动作，当给增/减切换端子(UP/Down)输入高电压(H)电平的信号时通过与时钟输入端子(Clock)的时钟脉冲信号VCL同步，使从计数值输出端子(Q1～Q4，-Q1～Q4)输出的二进制的计数值依次增加(递增)。当给增/减切换端子(UP/Down)输入低电压(L)电平信号时，通过与时钟输入端子(Clock)的时钟脉冲信号VCL同步，使从计数值输出端子(Q1～Q4，-Q1～Q4)输出的二进制的计数值依次减少(递减)。此外，当给计数输入端子(Count)输入低电压(L)电平的计数信号VCU时，停止递增或递减动作，保持该时间点上的计数值。而计数值输出端子(Q1～Q4)输出将Q4设定为最上位比特，将Q1设为最下位比特的二进制的计数值。此外，计数值输出端子(-Q1～-Q4)输出输出端子((Q1～Q4)的计数值的补数。此处的补数是指从24中减去输出端子(Q1～Q4)的计数值的值。第1及第2驱动信号发生电路(23、24)包括4输入型的“与”门(34、35)，其在第1及第2计数器(21、22)的计数值为1(二进制数)时，产生高电压(H)电平的输出信号VCNT1、VCNT2；T双稳态多谐振荡器(T-F/F)(36、37)，其每当从4输入型的“与”门(34、35)给输入端子(T)输入高电压(H)电平的输出信号VCNT1、VCNT2时，切换从非反转输出端子(Q)输出的信号VDRV1、VDRV2；以及从反转输出端子(-Q)输出的信号的电压电平；“与”门(38、39)，其输出从T-F/F(36、37)的非反转输出端子(Q)输出的信号VDRV1、VDRV2和导通检测电路(17、18)的输出信号VP1、VP2的“与”信号；复位电路(42、43)，其由输出从T-F/F(36、37)的反转输出端子(-Q)输出的信号和输出导通检测电路(17、18)的输出信号VP1、VP2的“与”信号的“与”门(40、41)构成。从“与”门(38、39)输出的“与”信号经第1及第2驱动电路(25、26)，作为同步驱动信号VSC1、VSC2付与整流用MOS-FET(15、16)的各栅极。从构成复位电路(42、43)的“与”门(40、41)给第1及第2计数器(21、22)的复位端子(Clear)付与高电压(H)电平的复位信号VCLR1、VCLR2时，第1及第2计数器(21、22)的计数值复位为零。振荡电路(27)配置有振荡频率设定用的电容器(44)、输入端子与电容器(44)连接的反转放大器(45)、连接在反转放大器(45)的输出入端子间的可变电阻(46)，输出由反转放大器(45)的输出端子付与第1及第2计数器(21、22)的时钟输入端子(Clock)的时钟脉冲信号VCL。电容器(44)和可变电阻(46)的接点经二极管(48)与第1及第2计数器(21、22)的计数输入端子(Count)连接。此外，第1及第2计数器(21、22)的计数输入端子(Count)上经“或”门(47)输入导通检测电路(17、18)的导通检测信号VP1、VP2的“或”信号。因此，导通检测电路(17、18)的导通检测信号VP1、VP2为低电压(L)电平时，由于通过二极管(48)之后反转放大器(45)的输入信号变为低电压(L)电平，振荡电路(27)停止，因而通过与导通检测电路(17、18)的导通检测信号VP1、VP2同步即可驱动振荡电路(27)。
由控制电路(14)给初级侧的主MOS-FET(2、3)的各栅极付与图3(B)以及(A)所示的驱动信号VG1、VG2，当一方的主MOS-FET(2)截止，另一方的主MOS-FET(3)接通时，在谐振电抗(4)、变压器(5)的初级绕组(5a)以及电流谐振用电容器(6)的通道上即有图3(C)所示的谐振电流Ir流动。这样一来，在电流谐振用电容器(6)的两端上产生图3(D)所示的电压Vcr施加于变压器5的初级绕组(5a)的电压上升。这时，由于图3(F)以及(E)所示的漏极-源极间电压VDS1、VDS2施加次级侧的各整流用MOS-FET(15、16)；因而一方的整流用MOS-FET(15)截止，而另一方的整流用MOS-FET(16)接通。变压器(5)的第2次级绕组(5C)中的感应电压一上升到直流输出电压VO，即由第2次级绕组(5C)经另一方的整流用MOS-FET(16)给输出平滑电容器(10)充电，给负载(11)提供直流电力。这时，变压器(5)的初级侧内产生源于谐振电抗(4)和电流谐振用电容器(6)的谐振电流ILr。由于施加于变压器(5)的初级绕组(5a)的电压开始减少，第2次级绕组(5C)上产生的电压下降，第2次级绕组(5C)两端的电压一降到直流输出电压VO以下，即停止给变压器(5)的次级侧提供电力，在变压器(5)的初级侧产生源于谐振电抗(4)和变压器(5)的初级绕组(5a)、以及电流谐振用电容器(6)的谐振电流ILr，在电流谐振用电容器(6)、谐振电抗(4)以及变压器(5)的初级绕组(5a)中积蓄能量。
接着，将一方的主MOS-FET(2)保持在截止位置的同时，一截止另一方的主MOS-FET(3)，即产生源于谐振电抗(4)、变压器(5)的初级绕组(5a)、以及电压谐振用电容器(7)的电压谐振，各主MOS-FET(2、3)的漏极-源极间电压以取决于谐振频率的倾斜度上升或下降。这时，另一方的整流用MOS-FET(16)的漏极-源极间电压VDS2如图3(E)所示上升，一方的整流用MOS-FET(15)的漏极-源极间电压VDS1如图3(F)所示大致下降到零V。
另外，将另一方的主MOS-FET(3)保持在截止位置的同时，一接通一方的主MOS-FET(2)，积蓄在电流谐振用电容器(6)、谐振电抗(4)以及变压器(5)的初级绕组(5a)中的能量即被释放，如图3(C)所示，源于谐振电抗(4)、变压器(5)的初级绕组(5a)、以及电流谐振用电容器(6)的谐振电流ILr减少，不久即向反向流动。在一方以及另一方的整流侧MOS-FET(15、16)分别接通、截止的状态下施加于变压器(5)的初级绕组(5a)的电压成为相反极性，第1次级绕组(5b)中的感应电压一与直流输出电压VO相等，即由第1次给绕组(5b)经一方的整流用MOS-FET(15)给平滑电容器(10)充电，给负载(11)提供直流电力。施加于变压器(5)的初级绕组(5a)的电压开始减少，第1次级绕组(5b)上产生的电压下降，一达到直流输出电压VO以下，即停止给变压器(5)的次级侧提供电力，变压器(5)的初级侧产生源于谐振电抗(4)、变压器(5)的初级绕组(5a)、电流谐振用电容器(6)的谐振电流ILr。通过反复进行上述动作，各主MOS-FET(2、3)即以50％的负载比交替重复接通与截止动作。提供给负载(11)的直流输出电压VO通过，输出电压检测电路(12)检测，输出电压检测电路(12)的检测信号通过光电耦合器(13)传递给控制电路(14)。控制电路(14)根据输出电压检测电路(12)的检测信号，脉冲频率调制(PFM)付与各主MOS-FET(2、3)的栅极的驱动信号VG1、VG2，通断控制一对主MOS-FET(2、3)，使直流输出电压VO大致保持恒定。
当接通整流用MOS-FET(15、16)中的任意一方，变压器(5)的次级侧有电流流动时，如图3(H)以及(G)所示，整流用MOS-FET(15、16)中有从源极流向漏极方向的正弦波形的电流ID1、ID2流过。这时，由于整流用MOS-FET(15、16)的漏极侧的电位相对于源极侧的电位，低整流用MOS-FET(15、16)的顺向电压下降部分，因而如图3(J)以及(I)所示，在整流用MOS-FET(15、16)的饱和区域内的源极-漏极间电压VSAT1、VSAT2变为负。这样一来，如图3(L)以及(K)所示，由与整流用MOS-FET(15、16)并联连接的导通检测电路(17、18)分别输出高电压(H)电平的导通检测信号VP1、VP2。导通检测电路(17、18)的导通检测信号VP1、VP2如图2所示，输入计时电路(24、23)内的第2以及第1计数器(22、21)的增/减切换端子(UP/Down)以及第1及第2驱动信号发生电路(23、24)的“与”门(38、39)。
此处，在另一方的整流用MOS-FET(16)接通，一方的整流用MOS-FET(15)截止时，如图3(G)所示，在另一方的整流用MOS-FET(16)之中产生正弦波形的电流ID2。这样一来即如图3(K)所示，从另一方的导通检测电路(18)输出的导通检测信号VP2成为高电压(H)电平，如图3(L)所示，从一方的导通检测电路(17)输出的导通检测信号VP1成为低电压(L)电平。从各导通检测电路(17、18)输出的导通检测信号VP1、VP2被分别输入第2以及第1计数器(22、21)的增/减切换端子(UP/Down)的同时，被输入“或”门(47)，从“或”门(47)付与第1及第2计数器(21、22)的计数输入端子(Count)高电压(H)电平的计数信号VCU。这时，一方的计时电路(19)内的第1计数器(21)开始递增计数动作，计数值如图3(M)所示逐渐增加，另一方的计时电路(20)内的第2计数器(22)开始递减计数动作，如图3(N)所示计数值逐渐减少。
图3(M)所示的一方的计时电路(19)内的第1计数器(21)的计数值一成为1(二进制数)，即如图3(0)所示，从第1驱动信号发生电路(23)的“与”门(34)给T-F/F(36)的输入端子(T)输入高电压(H)电平的输出信号CNT1，如图3(P)所示，T-F/F(36)的非反转输出端子(Q)的输出信号VDRV1由低电压(L)电平切换为高电压(H)电平。由于从T-F/F(36)的非反转输出端子(Q)输出的高电压(H)电平的输出信号VDRV1与从一方的导通检测电路(17)输出的低电压(L)电平的导通检测信号VP1一道输入第1驱动信号发生电路(23)的“与”门(38)，因而如图3(S)所示，从“与”门(38)经第1驱动电路(25)给一方的整流用MOS-FET(15)的栅极付与低电压(L)电平的同步驱动信号VSC1。此外，由于从构成另一方的计时电路(20)的第2驱动信号发生电路(24)的“与”门(35)给T-F/F(37)的输入端子(T)输入图3(Q)所示的低电压(L)电平的输出信号VCNT2，因而T-F-F(37)的非反转输出端子(Q)的输出信号VDRV2保持图3(R)所示的高电压(H)电平。由于从T-F/F(37)的非反转输出端子(Q)输出的高电压(H)电平的输出信号VDRV2与从另一方的导通检测电路(18)输出的高电压(H)电平的导通检测信号VP2一道，输入第2驱动信号发生电路(24)的“与”门(39)，因而如图3(T)所示，从“与”门(39)经第2驱动电路(26)给另一方的整流用MOS-FET(16)的栅极付与高电压(H)电平的同步驱动信号VSC2。
然后，由于图3(N)所示的另一方的计时电路(20)内的第2计数器(22)的计数值一减少到1(二进制数值)，即从第2驱动信号发生电路(24)的“与”门(35)输出图3(Q)所示的高电压(H)电平的输出信号VCNT2，T-F/F(37)的非反转输出端子(Q)的输出信号VDRV2如图3(R)所示，从高电压(H)电平切换为低电压(L)电平，因而如图3(T)所示，从“与”门(39)经第2驱动电路(26)给另一方的整流用MOS-FET(16)的栅极付与低电压(L)电平的同步驱动信号VSC2，截止另一方的整流用MOS-FET(16)。与此同时，由于从第2驱动信号发生电路(24)内的T-F/F(37)的反转输出端子(-Q)输出高电压(H)电平的信号，与从另一方的导通检测电路(18)输出的高电压(H)电平的导通检测信号VP2一道，输入构成复位电路(43)的“与”门(41)，因而从“与”门(41)给第2计数器(22)的复位端子(Clear)付与高电压(H)电平的复位信号VCLR2，第2计数器(22)的计数值复位为零。如图3(G)所示，另一方的整流用MOS-FET(16)中的电流ID2大致变为零，从另一方的导通检测电路18输出的导通检测信号VP2如图3(K)所示，一从高电压(H)电平变为低电压(L)电平，由于从“或”门(47)付与第1以及第2计数器(21、22)的计数端子(Count)的计数信号VCU变为低电压(L)电平，因而第1计数器(21)停止递增计数，保持图3(M)所示的停止时的计数值。
接着，一接通一方的整流用MOS-FET(15)，如图3(H)所示，一方的整流用MOS-FET(15)上产生正弦波形的电流ID1，从一方的导通检测电路(17)输出的导通检测信号VP1变为图3(L)所示的高电压(H)电平。这时，从“或”门(47)输入第1及第2计数器(21、22)的计数端子(Count)的计数信号VCU由低电压(L)电平变为高电压(H)电平，分别给第1及第2计数器(21、22)的增/减切换端子(VP/Down)输入低电压(L)电平的导通检测信号VP2以及高电压(H)电平的导通检测信号VP1这样一来，一方的计时电路(19)内的第1计数器(21)开始递减计数动作，如图3(M)所示，从保持的计数值逐渐减少，另一方的计时电路(20)内的第2计数器(22)开始递增计数动作，如图3(N)所示，计数值从零逐渐增加。
图3(N)所示的另一方的计时电路(20)内的第2计数器(22)的计数值一变为1(二进制数)，即如图3(Q)所示，从第2驱动信号发生电路(24)的“与”门(35)给T-F/F(37)的输入端子(T)输入高电压(H)电平的输出信号VCNT2，T-F/F(37)的非反转输出端子(Q)的输出信号VDRV2如图3(R)所示，从低电压(L)电平切换为高电压(H)电平。由于从T-F/F(37)的非反转输出端子(Q)输出的高电压(H)电平的输出信号VDRV2与从另一方的导通检测电路(18)输出的低电压(L)电平的导通检测信号VP2一道输入第2驱动信号发生电路(24)的“与”门(39)，因而如图3(T)所示，从“与”门(39)经第2驱动电路(26)给另一方的整流用MOS-FET(16)的栅极付与低电压(L)电平的同步驱动信号VSC2。此外，在构成一方的计时电路(19)的T-F/F(36)的输入端子(T)上，如图3(0)所示，由于从第1驱动信号发生电路(23)的“与”门(34)输入低电压(L)电平的输出信号CNT1，因而T-F/F(36)的非反转输出端子(Q)的输出信号VDRV1保持图3(P)所示的高电压(H)电平。由于从T-F/F(36)的非反转输出端子(Q)输出的高电压(H)电平的输出信号VDRV1，与从一方的导通检测电路(17)输出的高电压(H)电平的导通检测信号VP1一道输入第1驱动信号发生电路(23)的“与”门(38)，因而如图3(S)所示，从“与”门(38)经第1驱动电路(25)给一方的整流用MOS-FET(15)的栅极付与高电压(H)电平的同步驱动信号VSC1。
然后，由于图3(M)所示的一方的计时电路(19)内的第1计数器(21)的计数值一减少到1(二进制数)，即如图3(0)所示，从第1驱动信号发生电路(23)的“与”门(34)输出高电压(H)电平的输出信号VCNT1，如图3(P)所示，T-F/F(36)的非反转输出端子(Q)的输出信号VDRV1从高电压(H)电平切换为低电压(L)电平，因而如图3(S)所示，从“与”门(38)经第1驱动电路(25)给一方的整流用MOS-FET(15)的栅极付与低电压(L)电平的同步驱动信号VSC1，截止一方的整流用MOS-FET(15)。与此同时，由于从第1驱动信号发生电路(23)内的T-F/F(36)的反转输出端子(-Q)输出高电压(H)电平的信号，与从一方的导通检测电路(17)输出的高电压(H)电平的导通检测信号VP1一道输入构成复位电路(42)的“与”门(40)，因而从“与”门(40)给第1计数器(21)的复位端子(Clear)付与高电压(H)电平的复位信号VCLR1，第1计数器(21)的计数值复位为零。如图3(H)所示一方的整流用MOS-FET(15)中的电流ID1大致面这零，如图3(L)所示，由于从一方的导通检测电路(17)输出的导通检测信号VP1一由高电压(H)电平变为低电压(L)电平，从“或”门(47)付与第1及第2计数器(21、22)的计数端子(Count)的计数信号VCU即变为低电压(L)电平，因而第2计数器(22)停止递增计数，保持图3(N)所示的停止时的计数值。
在第1实施方式中，一方的整流用MOS-FET(15、16)中的电流ID1、ID2变为零之前的一方的导通检测电路(17、18)的高电压(H)电平的检测信号VP1、VP2的输出期间，即利用另一方的计时电路(24、23)内的第2及第1计数器(22、21)的递增计数计时一方的整流用MOS-FET(15、16)的导通期间，另一方的整流用MOS-FET(16、15)接通之后，通过读出由第2及第1计数器(22、21)的递减计时的期间该计数值为1(二进制数值)时，截止另一方的整流用MOS-FET(15、16)，在整流电路导通期间内有效截止整流用MOS-FET(15、16)；因而由于可高效进行同步整流。此外，由于可通过与导通检测电路(17、18)的输出信号VP1、VP2同步，从振荡电路(27)给第1及第2计数器(21、22)付与比主MOS-FET(2、3)的开关频率高出许多的时钟脉冲信号VCL，因而可正确计时各整流用MOS-FET(15、16)中有电流ID1、ID2流动的期间。
第1实施方式是可变更的。例如图4所示，采用本发明的第2实施方式的直流电源装置配置有计时电路(19、20)，其具有第1计数器(21)，其在一方的整流用MOS-FET(15)的整个导通期间递增计数；第2计数器(22)，其在另一方的整流用MOS-FET(16)整个导通期间递增计数；第1驱动信号发生电路(23)，其在另一方的导通检测电路(18)的导通检测信号VP2为低电压(L)电平时，存储第2计数器(22)的计数值的同时，将第2计数器(22)复位，当一方的导通检测电路(17)的导通检测信号VP1为高电压(H)电平时，接通一方的整流用MOS-FET(15)的同时，使第1计数器(21)递增计数，当第1计数器(21)的计数值比存储的第2计数器(22)的计数值少规定数值时，截止一方的整流用MOS-FET(15)；第2驱动信号发生电路(24)，其在一方的导通检测电路(17)的导通检测信号VP1为低电压(L)电平时，存储第1计数器(21)的计数值的同时，将第1计数器(21)复位，当另一方的导通检测电路(18)的导通检测信号VP2为高电压(H)电平时，接通另一方的整流用MOS-FET(16)的同时，使第2计数器(22)递增计数，当第2计数器(22)的计数值比存储的前述第1计数器(21)的计数值少规定数值时，截止另一方的整流用MOS-FET(16)。
如图5所示，第1及第2计数器(21、22)当输入计数端子(Count)的一方及另一方的导通检测电路(17、18)的输出信号VP1、VP2为高电压(H)电平时，通过与从振荡电路(27)输入时钟输入端子(Clock)的时钟脉冲信号VCL同步，使从计数值输出端子(Q1～Q4)输出的二进制数的计数值逐渐增加(递增计数)，当输入复位端子(Clear)的一方及另一方的导通检测电路(17、18)的输出信号VP1、VP2为低电压(L)电平时，将从计数值输出端子(Q1～Q4)输出的二进制的计数值复位为零。此外，当导通检测电路17、18的输出信号VP1、VP2均为低压(L)电平时，由于从“或”门(47)输出的“或”信号VCU变为低电压(L)电平，因而通过二极管(48)输入反转放大器(45)的信号变为低电压(L)电平，振荡电路(27)停止。因此，可通过与一方及另一方的导通检测电路(17、18)的输出信号VP1、VP2同步，驱动振荡电路(27)。
第1及第2驱动信号发生电路(23、24)如图5所示，由下述各部分构成第1及第2锁定电路(50、51)，其将输入数据输入端子(D1～D4)的第2及第1计数器(22、21)的计数值同步保持在输入赋能(Enable)端子(En)的导通检测电路(18、17)的输出信号VP2、VP1的下降边上，从数据输出端子(Q1～Q4)输出保持的计数值；第1及第2减法电路(52、53)，其从数据输出端子(Q1～Q4)输出从由第1及第2锁定电路(50、51)输入数据输入端子(D1～D4)的计数值中减去1(二进制数)的计数值；第1及第2比较电路(54、55)，其在从第1及第2计数器(21、22)输入比较数据输入端子(A1～A4)的计数值从第1及第2减法电路(52、53)输入基准数据输入端子(B1～B4)的计数值时，从信号输入端子(Q)输出低电压(L)电平的输出信号VDRV1、VDRV2；
“与”门(38、39)，其输出第1及第2比较电路(54、55)的输出信号VDRV1、VDRV2和导通检测电路(17、18)的输出信号VP1、VP2的“与”信号。其余构成与图1及图2所示的第1实施方式的直流电源装置大致相同。
在第2实施方式之中，通过与另一方的导通检测电路(18)的输出信号VP2的下降边同步，利用第1锁定电路(50)保持第2计数器(22)的计数值的同时，经“或”门(47)将第2计数器(22)复位，利用一方的导通检测电路(17)的高电压(H)电平的输出信号VP1接通一方的整流用MOS-FET(15)的同时，使第1计数器(21)递增计数，当第1计数器(21)的计数值比由第1锁定电路(50)保持的计数值少1(二进制数)时，经第1驱动电路(25)截止一方的整流用MOS-FET(15)。此外，通过与一方的导通检测电路(17)的输出信号VP1的下降边同步，利用第2锁定室电路(51)保持第1计数器(21)的计数值的同时，经“或”门(47)将第1计数器(21)复位，利用另一方的导通检测电路(18)的高电压(H)电平的输出信号VP2，接通另一方的整流用MOS-FET(16)的同时，使第2计数器(22)递增计数，当第2计数器(22)的计数值比第2锁定电路(51)保持的计数值少1(二进制数)时，经第2驱动电路(26)截止另一方的整流用MOS-FET(16)。因此，第2实施方式也与第1实施方式相同，由于可在整流电路的导通期间内有效截止整流用MOS-FET(15、16)，因而可有效进行同步整流。
另外，图6所示的第2实施方式也可变更。即，采用本发明的第3实施方式的图6所示的直流电源装置，是将图4所示的第1及第2计数器(21、22)变更为一个递增计数器(49)的装置。图6所示的递增计数器电路49如图7所示，当经“或”门(47)输入计数端子(Count)的导通检测电路(17、18)的输出信号VP1、VP2的“或”信号VCU为高电压(H)电平时，通过与从振荡电路(27)输入时钟输入端子(Clock)的时钟脉冲信号VCL同步，使从计数值输出端子(Q1～Q4)输出的二进制的计数值逐渐增加(递增计数)，当经“或”门(47)输入复位端子(Cleor)的导通检测电路(17、18)的输出信号VP1、VP2的“或”信号VCU为低电压(L)电平时，将从计数值输出端子(Q1～Q4)输出的二进制数的计数值复位为零。
如图7所示，第1及第2驱动信号发生电路(23、24)配置有第1及第2锁定电路(50、51)，其通过使输入数据输入端子(D1～D4)的递增计数器电路(49)的计数值与输入赋能端子(En)的导通检测电路(18、17)的输出信号VP2、VP1的下降边同步保持，从数据输出端子(Q1～Q4)输出保持的计数值；第1及第2减法电路(52、53)、其从数据输出端子(Q1～Q4)输出从第1及第2锁定电路(50、51)输入数据输入端子(D1～D4)的计数值中减去1(二进制数)的计数值；第1及第2比较电路(54、55)，其从递增计数器电路(49)输入比较数据输入端子(A1～A4)的计数值是从第1及第2减法电路(52、53)输入基准数据输入端子(B1～B4)的计数值时，从信号输出端子(Q)输出低电压(L)电平的输出信号VDRV1、VDRV2；“与”门(38、39)，其输出第1及第2比较电路(54、55)的输出信号VDRV1、VDRV2和导通检测电路(17、18)的输出信号VP1、VP2的“与”信号。其余构成与图4及图5所示的第2实施方式的直流电源装置大致相同。
在图6所示的第3实施方式之中，通过与另一方的导通检测电路(18)的输出信号VP2的下降边同步，用第1锁定电路(50)保持递增计数器(49)的计数值的同时，经“或”门(47)将递增计数器(49)复位，利用一方的导通检测电路(17)的输出信号VP1接通一方的整流用MOS-FET(15)的同时，使递增计数器电路(49)递增计数，当递增计数器电路(49)的计数值比第1锁定电路(50)保持的计数值少1(二进制数)时，经第1驱动电路(25)，截止一方的整流用MOS-FET(15)。此外，通过与一方的导通检测电路(17)的输出信号VP1的下降边同步，用第2锁定电路(51)保持递增计数器(49)的计数值的同时，经“或”门(47)将递增计数器电路复位，根据另一方的导通检测电路(18)的输出信号VP2接通另一方的整流用MOS-FET(16)。此外，当通过使递增计数器电路(49)的计数值比第2锁定电路(51)保持的计数值少1(二进制数)时，经第2驱动电路(26)，截止另一方的整流用MOS-FET(16)。因此，第3实施方式也与第2实施方式相同，由于可在整流电路导通期间内有效截止整流用MOS-FET(15、16)，因而可高效进行同步整流。此外，在第3实施方式之中，由于与第2实施方式相比，只用一个计时器电路，因而具有计时电路(19、20)的电路构成比第2实施方式更加简单的优点。
不过，在第1实施方式的直流电源装置之中，由于在轻负载状态下，初级侧的主MOS-FET(2、3)的开关频率高，因而次级侧的整流用MOS-FET(15、16)的导通期间变短。若在轻负载状态下，整流用MOS-FET(15、16)的导通期间短，整流用MOS-FET(15、16)中的电流IP1、IP2的峰值亦低，则相对于采用同步整流方式的次级侧的整流电路的损耗减轻，整流用MOS-FET(15、16)的驱动损耗变得不可忽视或驱动损耗一方变大。因此，在采用本发明的第4实施方式的图8所示的直流电源装置之中，在图1所示的第1实施方式的第1及第2计数器(21、22)和第1及第2驱动信号发生电路(23、24)之间设置了计时电路(19、20)内的第1及第2计数器(21、22)的计数值达到规定数值以上之前不给第1及第2驱动信号发生电路(23、24)付与作动信号VSET1、VSET2的第1及第2轻负载检测电路(56、57)。在图8所示的第1及第2驱动信号发生电路(23、24)之中，如图9所示，将图2所示的T-F/F(36、37)变更为RS双稳态多谐振荡器(RS-F/F)(58、59)，“与”门(34、35)的输出端子与RS-F/F(58、59)的复位端子(R)连接。第1及第2轻负载检测电路(56、57)配置有4输入型“与”门(60、61)，其4个输入端子与第1及第2计数器(21、22)的计数值输出端子(Q1～Q2～Q4)连接，且输出端子与构成第1及第2驱动信号发生电路(23、24)的RS-F/F(58、59)的设置端子(S)相连接。其余构成与图1及图2所示的第1实施方式的直流电源装置大致相同。
在图8及图9之中，当另一方的整流用MOS-FET(16)接通，一方的整流用MOS-FET(15)截止时，如图10(A)所示，在另一方的整流用MOS-FET(16)内产生正弦波形的电流ID2。这样一来，从另一方的导通检测电路(18)输出的导通检测信号VP2变为图10(C)所示的高电压(H)电平，从一方的导通检测电路(17)输出的导通检测信号VP1变为图10(D)所示的低电压(L)电平。从各导通检测电路(17、18)输出的导通检测信号VP1、VP2分别输入第2及第1计数器(22、21)的递增/递减切换端子(UP/Down)的同时，输入“或”门(47)，从“或”门(47)给第1及第2计数器(21、22)的计数输入端子(Count)付与高电压(H)电平的计数信号VCU。这时，一方的计时电路(19)内的第1计数器(21)开始递增计数动作，如图10(E)所示，计数值逐渐增加，另一方的计时电路(20)内的第2计数器(22)开始递减计数动作，如图10(F)所示，计数值逐渐减少。
当图10(E)所示的一方的计时电路(19)内的第1计数器(21)的计数值为1(二进制数)时，如图10(H)所示，由于从第1驱动信号发生电路(23)的“与”门(34)给RS-F/F(58)的复位端子(R)输入高电压(H)电平的输出信号VRST1，因而RS-F/F(58)的非反转输出端子(Q)的输出信号VDRV1，保持图10(I)所示的低电压(L)电平。由于RS-F/F(58)的非反转输出端子(Q)输出的低电压(L)电平的输出信号VDRV1，与从一方的导通检测电路(17)输出的低电压(L)电平的导通检测信号VP1一道输入第1驱动信号发生电路(23)的“与”门(38)，因而如图10(M)所示，从“与”门(38)经第1驱动电路(25)，给一方的整流用MOS-FET(15)的栅极付与低电压(L)电平的同步驱动信号VSC1。此外，由于从另一方的计时电路(20)内的第2驱动信号发生电路(24)的“与”门(35)给RS-F/F(59)的复位端子(R)输入图10(K)所示的低电压(L)电平的输出信号VRST2，因而RS-F/F(59)的非反转输出端子(Q)的输出信号VDRV2保持图10(L)所示的高电压(H)电平。由于从RS-F/F(59)的非反转输出端子(Q)输出的高电压(H)电平的输出信号VDRV2，与从另一方的导通检测电路(18)输出的高电压(H)电平的导通检测信号VP2一道输入第2驱动信号发生电路(24)的“与”门(39)，因而如图10(N)所示，从“与”门(39)，因而如图10(N)所示，从“与”门(39)经第2驱动电路(26)给另一方的整流用MOS-FET(16)的栅极付与高电压(H)电平的同步驱动信号VSC2。
图10(E)所示的一方的计时电路(19)内的第1计数器(21)的计数值一变为3(二进制数)，即如图10(G)所示，由于从第1轻负载检测电路(56)的“与”门(60)给第1驱动信号发生电路(23)的RS-F/F(58)的设置端子(S)输入高电压(H)电平的作动信号VSET1，因而RS-F/F(58)的非反转输出端子(Q)的输出信号VDRV1如图10(I)所示，从低电压(L)电平切换为高电压(H)电平。其后，由于图10(F)所示的另一方的计时电路(20)内的第2计数器(22)的计数值一减少到3(二进制数)，即如图10(J)所示，从第2轻负载检测电路(57)的“与”门(61)给第2驱动信号发生电路(24)的RS-F/F(59)的设置端子(S)输入高电压(H)电平的作动信号VSET2，因而RS-F/F(59)的非反转输出端子(Q)的输出信号VDRV2保持图10(L)所示的高电压(H)电平。
还有，由于图10(F)所示的另一方的计时电路(20)内的第2计数器(22)的计数值一减少到1(二进制数)，即如图10(K)所示，从第2驱动信号发生电路(24)的“与”门(35)输出高电压(H)电平的输出信号VRST2，RS-F/F(59)的非反转输出端子(Q)的输出信号VDRV2如图10(L)所示，由高电压(H)电平切换为低电压(L)电平，因而如图10(N)所示，从“与”门(39)经第2驱动电路(26)给另一方的整流用MOS-FET(16)的栅极付与低电压(L)电平的同步驱动信号VSC2，截止另一方的整流用MOS-FET(16)。与此同时，由于从第2驱动信号发生电路(24)内的RS-F/F(59)的反转输出端子(-Q)输出高电压(H)电平的信号，与从另一方的导通检测电路(18)而来的高电压(H)电平的导通检测信号VP2一道输入构成复位电路(43)的“与”门(41)，因而从“与”门(41)给第2计数器(22)的复位端子(Clear)付与高电压(H)电平的复位信号VCLR2，第2计数器(22)的计数值被复位为零。如图10(A)所示，由于另一方的整流用MOS-FET(16)中的电流ID2大致变为零，从另一方的导通检测电路(18)输出的导通检测信号VP2如图10(C)所示，一从高电压(H)电平变为低电压(L)电平，从“或”门(47)付与第1及第2计数器(21、22)的计数端子(Count)的计数信号VCU即变为低电压(L)电平，因而第1计数器(21)停止递增计数，保持图10(E)所示的停止时的计数值。
接着，一接通一方的整流用MOS-FET(15)，即如图10(B)所示，一方的整流用MOS-FET(15)中产生正弦波形的电流ID1，从一方的导通检测电路(17)输出的导通检测信号VP1变为图10(D)所示的高电压(H)电平。这时，从“或”门(47)输入第1及第2计数器(21、22)的计数端子(Count)中的计数信号VCU从低电压(L)电平变为高电压(H)电平，给第1及第2计数器(21、22)的增减切换端子(UP/Down)分别输入低电压(L)电平的导通检测信号VP2，以及高电压(H)电平的导通检测信号VP1。这样一来，一方的计时电路(19)内的第1计数器(21)开始递减计数动作，如图10(E)所示，从保持的计数值逐渐减少，另一方的计时电路(20)内的第2计数器(22)开始递增计数动作，如图10(F)所示，计数值从零开始逐渐增加。
图10(F)中所示的另一方的计时电路(20)内的第2计数器(22)的计数值一成为1(二进制数)，如图10(K)所示，从第2驱动信号发生电路(24)的“与”门(35)给RS-F/F(59)的复位端子(R)输入高电压(H)电平的输出信号VRST2，RS-F/F(59)的非反转输出端子(Q)的输出信号VDRV2保持在图10(L)所示的低电压(L)电平上。由于从RS-F/F(59)的非反转输出端子(Q)输出的低电压(L)电平的输出信号VRST2与从另一方的导通检测电路(18)输出的低电压(L)电平的导通检测信号VP2一道被输入第2驱动信号发生电路(24)的“与”门(39)，因而如图10(N)所示，从“与门(39)经第2驱动电路(26)给另一方的整流用MOS-FET(16)的栅极付与低电压(L)电平的同步驱动信号VSC2。此外，由于在构成一方的计时电路(19)的RS-F/F(58)的复位端子(R)上如图10(H)所示，从第1驱动信号发生电路(23)的“与”门(34)输入低电压(L)电平的输出信号VRST1，因而RS-F/F(58)的非反转输出端子(Q)的输出信号VDRV1保持图10(I)所示的高电压(H)电平。由于从RS-F/F(58)的非反转输出端子(Q)输出的高电压(H)电平的输出信号VDRV1与从一方的导通检测电路(17)输出的高电压(H)电平的导通检测信号VP1一道输入第1驱动信号发生电路(23)的“与”门(38)，因而如图10(M)所示，从“与”门(38)经第1驱动电路(25)给一方的整流用MOS-FET(15)的栅极付与高电压(H)电平的同步驱动信号VSC1。
由于图10(F)所示的另一方的计时电路(20)内的第2计数器(22)的计数值一成为3(二进制数)，即如图10(J)所示，从第2轻负载检测电路(57)的“与”门(61)给第2驱动信号发生电路(24)的RS-F/F(59)的设置端子(S)输入高电压(H)电平的作动信号VSET2，因而RS-F/F(59)的非反转输出端子(Q)的输出信号VDRV2如图10(L)所示，从低电压(L)电平切换为高电压(H)电平。此后，由于图10(E)所示的一方的计时电路(19)内的第1计数器(210的计数值一减少到3(二进制数)，即如图10(G)所示，从第1轻负载检测电路(56)的“与”门(60)给第1驱动信号发生电路(23)的RS-F/F(58)的设置端子(S)输入高电压(H)电平的作动信号VSET1，因而RS-F/F(58)的非反转输出端子(Q)的输出信号VDRV1保持图10(I)所示的高电压(H)电平。
还有，由于图10(E)所示的一方的计时电路(19)内的第1计数器(21)的计数值一减少到1(二进制数)，即如图10(H)所示，从第1驱动信号发生电路(23)的“与”门(34)输出高电压(H)电平的输出信号VRST1，RS-F/F(58)的非反转输出端子(Q)的输出信号VDRV1如图10(I)所示，从高电压(H)电平切换为低电压(L)电平，因而如图10(M)所示，从“与”门(38)经第1驱动电路(25)给一方的整流用MOS-FET(15)的栅极付与低电压(L)电平的同步驱动信号VSC1，截止一方的整流用MOS-FET(15)。与此同时，由于从第1驱动信号发生电路(23)内的RS-F/F(58)的反转输出端子(-Q)输出高电压(H)电平的信号，与由一方的导通检测电路(17)而来的高电压(H)电平的导通检测信号VP1一道输入构成复位电路(42)的“与”门(40)，因而从“与”门(40)给第1计数器(21)的复位端子(Clear)付与高电压(H)电平的复位信号VCLR1，第1计数器(21)的计数值被复位为零。如图10(B)所示，由于一方的整流用MOS-FET(15)中的电流ID1大致为零，从一方的导通检测电路(17)输出的导通检测信号VP1如图10(D)所示，从高电压(H)电平一变为低电压(L)电平，从“或”门(47)付与第1及第2计数器(21、22)的计数端子(Count)的计数信号VCU成为低电压(L)电平，因而第2计数器(22)停止递增计数，保持图10(F)所示的停止时的计数值。在图8所示的第4实施方式之中，除前述以外的电路的基本动作与图1所示的第1实施方式的电路大致相同。
在第4实施方式之中，由于第1及第2计数器(21、22)的计数值为3(二进制数)以上时，通过从第1及第2轻负载检测电路(56、57)给第1及第2驱动信号发生电路(23、24)付与作动信号VSET1、VSET2，驱动各整流用MOS-FET(15、16)，因而在负载(11)轻负载状态下各整流用MOS-FET(15、16)的导通期间变短，第1及第2计数器(21、22)的计数值小于3(二进制数)时，各整流用MOS-FET(15、16)不能被驱动。因此，可抑制轻负载时的整流用MOS-FET(15、16)的驱动电力的消耗量以及驱动损耗。此外，较之现用的利用电阻或CT(电流检测器)检测电流进行控制的方式，如图11所示，可将图8所示的导通检测电路(17、18)以及计时电路(19、20)作为一个同步整流控制用IC(62)集成化，具有可大幅度削减安装空间的优点。
在第1实施方式～第4实施方式之中，示出一方的整流用MOS-FET(15、16)内有电流ID1、ID2流动期间，即把一方的整流用MOS-FET(15、16)的导通期间用计时电路(19、20)内设置的计数器(21、22)的计数值数字计时，在计时的期间内通断另一方的整流用MOS-FET的方式，但也可用例如计时电路(19、20)内设置的电容器的充电时间模拟计时一方的整流用MOS-FET(15、16)的导通期间，用充了电的电容器的放电时间通断另一方的整流用MOS-FET(16、15)。例如，在表示本发明的第5实施方式的图12的直流电源装置之中，计时电路(19、20)内设有计时用电容器(67、68)，其在另一方的整流用MOS-FET(16、15)的整个导通期间从输出平滑电容器(10)经第1及第2充电电路(63、64)以额定电流充电，在一方的整流用MOS-FET(15、16)整个导通期间经第1及第2放电电路(65、66)以额定电流放电；第1及第2驱动信号发生电路(23、24)，其利用一方的导通检测电路(17、18)的输出信号VP1、VP2，接通一方的整流用MOS-FET(15、16)，当第1及第2计时用电容器(67、68)的电压VC1、VC2达到基准电压VR1、VR2时，经第1及第2驱动电路(25、26)截止一方的整流用MOS-FET(15、16)。第1及第2驱动信号发生电路(23、24)具有第1及第2比较器(71、72)，其比较第1及第2计时用电容器(67、68)的电压VC1、VC2和第1及第2的基准电源(69、70)的基准电压VR1、VR2，当第1及第2计时用电容器(67、68)的电压VC1、VC2为基准电压VR1、VR2以下时，产生低电压(L)电平的输出信号VCP1、VCP2；第1及第2AND“与”门(73、74)，其输出导通检测电路(17、18)的输出信号VP1、VP2和第1、第2比较器(71、72)的输出信号VCP1、VCP2的“与”信号。由第1及第2基准电源(69、70)付与的各基准电压VR1、VR2彼此设定为同一值。
如图13所示，第1充电电路(63)具有第1PNP晶体管(75)，其连接在变压器(5)的次级绕组(5b、5c)的中间分接头和第1计时用电容器(67)之间；第2PNP晶体管(76)，其基极与第1PNP晶体管(75)的基极连接，且发射极与第1PNP晶体管(75)的发射极连接的同时，集电极与其自身的基极连接；第1NPN晶体管(77)，其集电极与第2PNP晶体管(76)的集电极连接，且发射极与次级侧的接地端子连接；第2NPN晶体管(78)，其基极与第1NPN晶体管(77)的基极以及自身的集电集连接，且发射极与第1NPN晶体管(77)的发射极连接的同时，集电极经极限电阻(79)与另一方的导通检测电路(18)的输出端子连接；给第1计时用电容器(67)提供一定的电流。第1放电电路(65)具有第3NPN晶体管(80)，其与第1计时用电容器(67)并联连接；第4NPN晶体管(81)，其基极与第3NPN晶体管(80)的基极以及自身的集电极连接，且发射极与第3NPN晶体管(80)的发射极连接的同时，集电极经极限电阻(82)与一方的导通检测电路(17)的输出端子连接；使第1计时用电容器(67)以一定的电流放电。第1充电电路(63)的极限电阻(79)的电阻值和第1放电电路(65)的极限电阻(82)的电阻值彼此相等。第2充电电路(64)以及第2放电电路(66)的构成分别与图13所示的第1充电电路(63)以及第1放电电路(65)的构成相同，其余构成与图1的第1实施方式的直流电源装置大致相同。
在图12之中，从控制电路(14)给初级侧的MOS-FET(2、3)的各栅极付与图14(B)以及(A)所示的驱动信号VG1、VG2，当一方的主MOS-FET(2)截止，另一方的主MOS-FET(3)接通时，在谐振电抗(4)、变压器(5)的初级绕组(5a)以及电流谐振用电容器(6)的通道内产生图14(C)所示的谐振电流Ir。这样一来，在电流谐振用电容器(6)的两端产生图14(D)所示的电压VGr，施加于变压器(5)的初级绕组(5a)的电压上升。这时，由于图14(F)以及(E)所示的漏极-源极间电压VDS1、VDS2施加于次级侧的各整流用MOS-FET(15、16)，因而一方的整流用MOS-FET(15)截止，另一方的整流用MOS-FET(16)接通。变压器(5)的第2次级绕组(5c)内的感应电压、上升到直流输出电压VO，即以直流输出电压VO固定，经另一方的整流用MOS-FET(16)给输出平滑电容器(10)充电，给负载(11)提供直流电力。这时，变压器(5)的初级侧产生源于谐振电抗(4)、电流谐振用电容器(6)的谐振电流ILr。施加于变压器(5)的初级绕组(5a)的电压开始减少，第2次级绕组(5c)上产生的电压一下降到直流输出电压VO以下，即停止给变压器(5)的次级侧提供电力，在变压器(5)的初级侧产生源于谐振电抗(4)、变压器(5)的初级绕组(5a)、电流谐振用电容器(6)的谐振电流ILr，能量储存到电流谐振用电容器(6)、谐振电抗(4)以及变压器(5)的初级绕组(5a)之中。
接着，一方的主MOS-FET(2)保持截止状态，一截止另一方的主MOS-FET(3)，即产生源于谐振电抗(4)、变压器(5)的初级绕组(5a)、电压谐振用电容器(7)的电压谐振，各主MOS-FET(2、3)的漏极-源极间电压以取决于谐振频率的倾斜度上升或下降。这时，如图14(E)所示，另一方的整流用MOS-FET(16)的漏极-源极间电压VDS2上升，一方的整流用MOS-FET(15)的漏极-源极间电压VDS1如图14(F)所示，大致下降到零V。
另外，另一方的主MOS-FET(3)保持截止状态，一方的主MOS-FET(2)一接通，储存在电流谐振用电容器(6)、谐振电抗(4)以及变压器(5)的初级绕组(5a)中的能量即被释放，源于谐振电抗(4)以及变压器(5)的初级绕组(5a)、电流谐振用电容器(6)的谐振电流ILr如图14(C)所示减少，不久即反向流动。施加于变压器(5)的初级绕组(5a)的电压成为相反极性，第1次级绕组(5b)上的感应电压一与直流输出电压VO相等，即经一方的整流用MOS-FET(15)给输出平滑电容器(10)充电，给负载(11)提供直流电力。施加于变压器(5)的初级绕组(5a)的电压开始减少，第1次级绕组(5b)上产生的电压一下降到直流输出电压以下，即停止给变压器(5)的次级侧提供电力，变压器(5)的初级侧上，产生源于谐振电抗(4)、变压器(5)的初级绕组(5a)、电流谐振用电容器(6)的谐振电流ILr。通过反复进行上述动作，各主MOS-FET(2、3)即以50％的负载比交替重复通断动作。提供给负载(11)的直流输出电压VO由输出电压检测电路(12)检测，输出电压检测电路(12)的检测信号经光电耦合器(13)传递给控制电路(14)。控制电路(14)根据输出电压检测电路(12)的检测信号，脉冲频率调制(PFM)付与各主MOS-FET(2、3)的栅极的驱动信号VG1、VG2，通过通断控制一对主MOS-FET(2、3)使直流输出电压VO大致恒定。
当整流用MOS-FET(15、16)的任意一方接通，变压器(5)的次级侧有电流流动时，如图14(H)以及(G)所示，在整流用MOS-FET(15、16)中从源极流向漏极方向上产生正正弦波形的电流ID1、ID2。这时，由于整流MOS-FET(15、16)的漏极侧的电位相对于源极侧的电位，低整流用MOS-FET(15、16)的顺向电压降部分，因而如图14(J)以及(I)所示，整流用MOS-FET(15、16)的饱和区域内的源极一漏极间电压VSAT1、VSAT2变为负。这样一来，从与整流用MOS-FET(15、16)并联连接的导通检测电路(17、18)分别输出图14(L)以及(K)所示的高电压(H)电平的导通检测信号VP1、VP2。、当另一方的整流用MOS-FET(16)接通，一方的整流用MOS-FET(15)截止时，如图14(G)所示，在另一方的整流用MOS-FET(16)中产生正弦波形的电流ID2。这样一来，从另一方的导通检测电路(18)输出的导通检测信号VP2成为图14(K)所示的高电压(H)电平，从一方的导通检测电路(17)输出的导通检测信号VP1成为图14(L)所示的低电压(L)电平。从另一方的导通检测电路(18)输出的高电压(H)电平的导通检测信号VP2输入第2驱动信号发生电路(24)内的第2“与”门(74)以及一方的计时电路(23)内的第1充电电路(63)、另一方的计时电路(24)内的第2放电电路(66)。此外，从一方的导通检测电路(17)输出的低电压(L)电平的导通检测信号VP1，输入第1驱动信号发生电路(23)内的第1“与”门(73)、以及一方的计时电路(23)内的第1放电电路(65)以及另一方的计时电路(24)内的第2充电电路(64)。通过上述步骤，一方的计时电路(23)内的第1计时用电容器(67)从变压器(5)的第1次级绕组(5b)经第1充电电路(63)以额定电流充电，第1计时用电容器(67)的电压VC1以图14(M)所示的某种倾斜度上升。另外，另一方的计时电路(24)内的第2计时用电容器(68)利用第2放电电路(66)，以额定的电流放电，第2计时用电容器(68)的电压VC2以图14(N)所示的某种倾斜度下降。
图14(M)所示的一方的计时电路(19)内的第1计时用电容器(67)的电压VC1一达到第1基准电源(69)的基准电压VR1，即如图14(P)所示从第1比较器(71)输出高电压(H)电平的输出信号VCP1，与从一方的导通检测电路(17)而来的低电压(L)电平的导通检测信号VP1一道，输入第1驱动信号发生电路(23)内的第1“与”门(73)。因此，如图14(Q)所示，从第1驱动信号发生电路(23)内的第1“与”门(73)经第1驱动电路(25)，给一方的整流用MOS-FET(15)的栅极付与低电压(L)电平的同步驱动信号VSC1。此外，由于另一方的计时电路(20)内的第2计时用电容器(68)的电压VSC2如图14(N)所示，比第2基准电源(70)的基准电压VR2高，因而第2比较器(72)的输出信号VCP2保持图14(O)所示的高电压(H)电平。由于第2比较器(72)的高电压(H)电平的输出信号VCP2，与从另一方的导通检测电路(18)输出的高电压(H)电平的导通检测信号VP2一道输入第2驱动信号发生电路(24)内的第2“与”门(74)，因而如图14(R)所示，从第2“与”门(74)经第2驱动电路(26)给另一方的整流用MOS-FET(16)的栅极付与高电压(H)电平的同步驱动信号VSC2。
然后，由于图14(N)所示的另一方的计时电路(20)内的第2计时用电容器(68)的电压VC2一下降到第2基准电源(70)的基准电压VR2，第2比较器(72)的输出信号VCP2的电压电平如图14(O)所示，从高电压(H)电平切换为低电压(L)电平，因而如图14(R)所示，从第2“与”门(74)经第2驱动电路(26)给另一方的整流用MOS-FET(16)的栅极付与低电压(L)电平的同步驱动信号VSC2，截止另一方的整流用MOS-FET(16)。另一方的整流用MOS-FET(16)中的电流ID2如图14(G)所示，大致变为零，从另一方的导通检测电路(18)输出的导通检测信号VP2变为图14(K)所示的低电压(L)电平，一方的计时电路(19)内的第1充电电路(63)以及另一方的计时电路(20)内的第2放电电路(66)的驱动停止。因此，一方的计时电路(19)内的第1计时用电容器(67)的电压VC1成为图14(M)所示的大致额定值。
一切换初级侧的主MOS-FET(2、3)的通断，变压器(2)的各次级绕组(2b、2c)中的感应电压的极性反转，即如图14(H)所示，在一方的整流用MOS-FET(15)中，经寄生二极管(15a)，正弦波形的电流ID1开始流动，如图14(L)所示，从一方的导通检测电路(17)输出高电压(H)电平的导通检测信号VP1，接通一方的整流用MOS-FET(15)。从一方的导通检测电路(17)输出的高电压(H)电平的导通检测信号VP1，输入第1驱动信号发生电路(23)内的第1“与”门(73)，以及一方的计时电路23内的第1放电电路(65)及另一方的计时电路(24)内的第2充电电路(64)。这样一来，一方的计时电路(23)内的第1计时用电容器(67)利用第1放电电路(65)以额定电流放电，第1计时用电容器(67)的电压VC1以图14(M)所示的某种倾斜度下降。与此同时，从变压器(5)的第2次级绕组(5c)经第2充电电路(64)给另一方的计时电路(24)内的第2计时用电容器(68)以额定电流充电，第2计时用电容器(68)的电压VC2以图14(N)所示的某种倾斜度上升。
图14(N)所示的另一方的计时电路(20)内的第2计时用电容器(68)的电压VC2一达到第2基准电源(62)的基准电压VR2，即如图14(Q)所示，从第2比较器(72)输出高电压(H)电平的输出信号VCP2，与从另一方的导通检测电路(18)输出的低电压(L)电平的导通检测信号一道输入第2“与”门(74)。因此，如图14(R)所示，从第2驱动信号发生电路(24)内的第2“与”门(74)经第2驱动电路(26)给另一方的整流用MOS-FET(16)的栅极付与低电压(L)电平的同步驱动信号VSC2。此外，由于一方的计时电路(19)内的第1计时用电容器(67)的电压VC1，如图14(M)所示，比第1基准电流源(70)的基准电压VR1高，因而第1比较器(71)的输出信号VCP1保持图14(P)所示的高电压(H)电平。由于第1比较器(71)的高电压(H)电平的输出信号VCP1，与从一方的导通检测电路(17)输出的高电压(H)电平的导通检测信号VP1一道输入第1驱动信号发生电路(23)内的第1“与”门(73)，因而如图14(Q)所示，从第1“与”门(73)经第1驱动电路(25)给一方的整流用MOS-FET(15)的栅极付与高电压(H)电平的同步驱动信号VSC1。
在此之后，由于图14(M)所示的一方的计时电路(19)内的第1计时用电容器(67)的电压VC1一下降到第1基准电源(69)的基准电压VR1，第1比较器(71)的输出信号VCP1的电压电平即从图14(P)所示的高电压(H)电平切换为低电压(L)电平，因而如图14(Q)所示，从第1驱动信号发生电路(23)内的第1“与”门(73)经第1驱动电路(25)给一方的整流用MOS-FET(15)的栅极付与低电压(L)电平的同步驱动信号VSC1，截止一方的整流用MOS-FET(15)。由于一方的整流用MOS-FET(15)的电流ID1大致成为图14(H)所示的零的同时，如图14(M)所示，由于一方的计时电路(19)内的第1计时用电容器(67)的电压VC1大致一成为零，从一方的导通检测电路(17)输出的导通检测信号VP1即成为图14(L)所示的低电压(L)电平，停止驱动一方的计时电路(19)内的第1放电电路(65)及另一方的计时电路(20)内的第2充电电路(64)，因而另一方的计时电路(20)内的第2计时用电容器(68)的电压VC2成为图14(N)所示的大致恒定值。
在第5实施方式之中，一方的整流用MOS-FET(15、16)的电流ID1、ID2成为零之前的一方的导通检测电路(17、18)的高电压(H)电平的检测信号VP1、VP2的输出期间，即用另一方的计时电路(24、23)内的第2及第1计时用电容器(68、67)的充电时间计时一方的整流用MOS-FET(15、16)的导通期间，接通另一方的整流用MOS-FET(16、15)之后，通过使充了电的第2及第1计时用电容器(68、67)放电，第2及第1计时用电容器(68、67)的电压VC2、VC1为基准电压VR2、VR1时截止另一方的整流用MOS-FET(16、15)。因此，由于可在整流电路的导通期间内有效截止整流MOS-FET(15、16)，因而可高效进行同步整流，此外，较之使用计时器的第1实施方式～第4实施方式，具有可简化电路构成的优点。
在第5实施方式的直流电源装置之中，由于在轻负载状态下初级侧的主MOS-FET(23)开关频率变高，因而次级侧的整流用MOS-FET(56)的导通期间变短。如果在轻负载状态下，整流用MOS-FET(15、16)的导通期间变短，且整流用MOS-FET(15、16)中的电流ID1、ID2的峰值变低，则相对于采用同步整流方式的次级侧的整流电路的损耗减轻，整流用MOS-FET(15、16)的驱动损耗大到不可忽视或驱动损耗一方变大。因此，图15所示的本发明的第6实施方式的直流电源装置在图12所示的电路中追加了下述各部分第3基准电源(83)以及第3比较器(85)，其并联连接在构成第1驱动信号发生电路(23)的第1基准电源(69)以及第1比较器(71)上；第4基准电源(84)以及第4比较器(86)，其并联连接在构成第2驱动信号发生电路(24)的第2基准电源(70)以及第2比较器(72)上；第1RS双稳态多谐振荡器(第1RS-F/F)(87)，其具有与第1比较器(71)的输出端子连接的复位端子(R)以及与第3比较器(85)的输出端子连接的设置端子(S)还有与第1“与“门(73)的一方的输入端子连接的输出端子(Q)；第2RS双稳态多谐振荡器(第2RS-F/F)(88)，其具有与第2比较器(72)的输出端子连接的复位端子(R)以及与第4比较器(86)的输出端子连接的设置端子(S)还有与第2“与“门(74)的一方的输入端子连接的输出端子(Q)；第1及第2复位电路(89、90)，其在第1及第2计时用电容器(67、68)放电期间内第1及第2计时用电容器(67、68)的电压VC1、VC2达到第1及第2基准电源(69、70)的基准电压VR1、VR2时，使一方的整流用MOS-FET(15、16)截止的同时，把第1及第2计时用电容器(67、68)的电压VC1、VC2强制性地设定在零V。第1及第2复位电路(89、90)如图16所示，具有放电用MOS-FET(91)，其与第1计时用电容器(67)并联连接；“与“门(92)，其经反转器(93)将输入一方的输入端子的第1驱动信号发生电路(23)内的第1“与”门(73)的输出信号和输入另一方的输入端子的一方的导通检测电路(17)的导通检测信号VP1的“与”信号作为复位信号，输出给放电用MOS-FET(91)的栅极。如图17所示，第1及第2复位电路(89、90)也可将第1比较器(71)的输出端子直接与“与”门(92)的一方的输入端子连接。在图15所示的第1及第2比较器(71、72)之中，非反转输入端子(+)以及反转输入端子(-)与图12所示的情况相反，此外，第3及第4基准电源(83、84)的基准电压VR3、VR4设定在比第1及第2基准电源(69、70)的基准电压VR1、VR2高的电平上。其余构成与图12所示的第5实施方式的直流电源装置大致相同。
在图15之中，当另一方的整流用MOS-FET(16)接通，一方的整流用MOS-FET(15)截止时，从另一方的导通检测电路(18)输出高电压(H)电平的导通检测信号VP2，从输出平滑电容器(10)经一方的计时电路(19)内的第1充电电路(63)以一定的电流给第1计时用电容器(67)充电的同时，通过第2放电电路(66)以一定的电流使另一方的计时电路(20)内的第2计时用电容器(68)放电。由于一方的计时电路(19)内的第1计时用电容器(67)的电压VC1一达到第3基准电源(83)的基准电压VR3，即从第比较器(85)给第1RS-F/F(87)的设置端子(S)输入高电压(H)电平的输出信号，因而从第1RS-F/F(87)的输出端子(Q)产生高电压(H)电平的输出信号，输入第1驱动信号发生电路(23)内的第1“与”门(73)的一方的输入端子。接着，由于另一方的计时电路(20)内的第2计时用电容器(68)的电压VC2一下降到第2基准电源(70)的基准电压VR2，即从第2比较器(72)给第2RS-F/F(88)的复位端子(R)输入高电压(H)电平的输出信号，因而从第2RS-F/F(88)的输出端子(Q)产生低电压(L)电平的输出信号。这样一来，从第2AND选通门(74)经第2驱动电路(26)给另一方的整流用MOS-FET(16)的栅极付与低电压(L)电平的同步驱动信号VSC2，截止另一方的整流用MOS-FET(16)。与此同时，由于第2驱动信号发生电路(24)内的第2“与”门(74)的输出信号与经第2复位电路(90)内的反转器(93)，输入“与”门(92)的一方的输入端子，从另一方的导通检测电路(18)输入另一方的输入端子的高电压(H)电平的导通检测信号VP2的“与”信号从“与”门(92)输出，因而放电用MOS-FET(91)成为接通，另一方的计时电路(20)内的第2计时用电容器(68)的电压成为零V。然后，一方的整流用MOS-FET(15)内产生正弦波形的电流ID1，一从一方的导通检测电路(17)输出高电压(H)电平的导通检测信号VP1，输入第1驱动信号发生电路(23)内的第1“与”门(73)的另一方的输入端子，从第1“与”门(73)经第1驱动电路(25)给一方的整流用MOS-FET(15)的栅极付与高电压(H)电平的同步驱动信号VSC1，接通一方的整流用MOS-FET(15)。
一方的整流用MOS-FET(15)接通，另一方的整流用MOS-FET(16)截止时，从一方的导通检测电路(17)输出高电压(H)电平的导通检测信号VP1，从输出平滑电容器(10)经另一方的计时电路(20)内的第2充电电路(64)以额定电流给第2计时电容器(68)充电的同时，一方的计时电路(19)内的第1计时用电容器(67)利用第1放电电路(65)以额定电流放电。由于另一方的计时电路(20)内的第2计时用电容器(68)的电压VC2一达到第4基准电源(84)的基准电压VR4，即从第4比较器(86)给第2RS-F/F(88)的设置端子(S)输入高电压(H)电平输出信号，因而从第2RS-F/F(88)的输出端子(Q)产生高电压(H)电平的输出信号，输入第2驱动信号发生电路(24)内的第2“与”门(74)的一方的输入端子。接着，由于一方的计时电路(19)内的第1计时用电容器(67)的电压VC1一下降到第1基准电源(69)的基准电压VR1，即从第1比较器(71)给第1RS-F/F(87)的复位端子(R)输入高电压(H)电平的输出信号，因而从第1RS-F/F(87)的输出端子(Q)产生低电压(L)电平的输出信号。这样一来，即从第1驱动信号发生电路(23)内的第1“与”门(73)经第1驱动电路(25)给一方的整流用MOS-FET(15)的栅极付与低电压(L)电平的同步驱动信号VSC1，截止一方的整流用MOS-FET(15)。与此同时，由于第1驱动信号发生电路(23)内的第1“与”门(73)的输出信号未设置第17、18)，因而不能驱动各整流用MOS-FET(15、16)。这样一来，由于可抑制轻负载时的整流用MOS-FET(15、16)的驱动电力的消耗，因而可抑制各整流用MOS-FET(15、16)的驱动损耗。
然而，在第5实施方式的直流电源装置之中，通常情况下次级侧的整流用MOS-FET(15、16)的导通期间虽大致相等，但是一旦产生负载(11)变动，相对于一方的整流用MOS-FET(15)的导通期间，另一方的整流用MOS-FET(16)的导通期间有时分变短。在第5实施方式之中，考虑到这种情况设定了整流用MOS-FET(15、16)彼此截止的截止时间tD，但由于如果较之一方的整流用MOS-FET(15)的导通期间，另一方的整流用MOS-FET(16)的导通期间变短的期间持续，则计时电路(19、20)内的第1及第2计时用电容器(67、68)的电压VC1、VC2不能放电到零V而与之重迭，无法设定具有足够长度的截止时间tD，有时次级侧的电流会在初侧再生。因此，在第6实施方式之中，由于利用第1及第2复位电路(89、90)，检测第1及第2“与”门(73、74)的输出信号的下降边，使计时电路(19、20)内的第2计时用电容器(67、68)在每1周期内复位，即，使各计时用电容器(67、68)的电压VC1、VC2在每1周期内设定于零V，即可防止第1及第2计时电电容器(67、68)的电压VC1、VC2的重迭。
图12所示的第5实施方式的直流电源装置，也可变更为如图18所示。即，图18所示的本发明的第7实施方式的直流电源装置，在计时电路(19、20)中设有计时用电容器(67)，其在整流用MOS-FET(15、16)的整个导通期间，从输出平滑电容器(10)经第1及第2充电电路(63、64)，以额定电流充电，整流用MOS-FET(15、16)的导通期间结束后，经第1及第2放电电路(65、66)放电到零V；第1及第2驱动信号发生电路(23、24)，其在利用一方的导通检测电路(17、18)的输出信号VP1、VP2接通一方的整流用MOS-FET(15、16)的同时，存储另一方的整流用MOS-FET(16、15)的导通期间结束时的计时用电容器(67)的电压VCO，在一方的整流用MOS-FET(15、16)导通期间被充电的计时用电容器(67)的电压VC1超过存储的前述电压VCO时，截止一方的整流用MOS-FET(15、16)。第1及第2驱动信号发生电路(23、24)具有第1及第2样本化脉冲发生电路(94、95)，其受各导通检测电路(17、18)的输出信号VP1、VP2的驱动，并输出样本化脉冲信号VSMP1、VSMP2；第1及第2采样保持电路(96、97)，其在另一方的整流用MOS-FET(16、15)的导通期间结束时，利用第1及第2样本化脉冲发生电路(94、95)的样本化脉冲信号VSMP1、VSMP2，将计时用电容器(67)的电压VC1样本化后，在一方的整流用MOS-FET(15、16)导通期间内输出前述样本化电 VC0，在一方的整流用MOS-FET(15、16)的导通期间结束后将样本化电压VC0设为零；第1及第2比较器(71、72)，其比较一方的整流用MOS-FET(15、16)导通期间内充电的计时用电容器(67)的电压VC1和第1及第2采样保持电路(96、97)的样本化电压VC0，当计时用电容器(67)的充电电压VC1超过了样本化电压VC0时，产生低电压(L)电平的输出信号VCP1、VCP2；第1及第2“与‘门(73、74)，其导通检测电路(17、18)的输出信号VP1、VP2和第1及第2比较器(71、72)的输出信号VCP1、VCP2的“与”信号。
如图19所示，第1及第2样本化脉冲发电路(94、95)由下述各部分构成串联连接在导通检测电路(17、18)的输出端子和次级侧的接地端子间的电阻(98)以及电容器(99)；输入端与电阻(98)以及电容器(99)的接点连接的反转放大器(100)；一方的输入端子与导通检测电路(17、18)的输出端子直接连接的同时，另一方的输入端子与反转放大器(100)的输出端子连接，且输出端子与第1及第2采样保持电路(96、97)连接的“非或”门(101)。其余构成与图12所示的实施方式5的直流电源装置大致相同。
在第7实施方式之中，在另一方的整流用MOS-FET(16、15)导通期间内，也就是说，另一方的导通检测电路(18、17)的输出信号VP2、VP1为高电压(H)电平时，从变压器(5)的第2或第1次级绕组(5c、5b)经第2或第1充电电路(64、63)以额定电流给计时用电容器(67)充电，另一方的整流用MOS-FET(16、15)的导通期间结束时，即另一方的导通检测电路(18、17)的输出信号VP2、VP1从高电压(H)电平变为低电压(L)电平时，利用第1或第2采样保持电路(96、97)，计时用电容器(67)的电压VC1被第1或第2样本化脉冲发生电路(94、95)的样本化脉冲信号VSMP1、VSMP2样本化，保持样本化了的电压VC0。然后，利用第2或第1放电电路(66、65)，计时用电容器(67)的电压VC1放电到零V。接着，利用一方的导通检测电路(17、18)的输出信号VP1、VP2一接通一方的整流用MOS-FET(15、16)，从变压器(5)的第1或第2次级绕组(5b、5c)经第1或第2充电电路(63、64)以额定电流给计时用电容器(67)充电，计时用电容器(67)的电压，VC1以某种固定的倾斜度上升。计时用电容器(67)的充电电压VC1一超过从第1或第2采样保持电路(96、97)输出的样本化电压VC0，即从第1或第2比较器(71、72)给第1及第2“与”门(73、74)付与低电压(L)电平的输出信号VCP1、VCP2，经第1或第2驱动电路(25、26)，截止一方的整流用MOS-FET(15、16)。然后，第1或第2采样保持电路(96、97)的样本化电压VC0复位为零的同时，利用第1或第2放电电路(65、66)计时用电容器(67)的电压VC1放电到零V。因此，在第7实施方式之中，也与第5实施方式相同，可通过在整流电路导通期间内有效截止整流用MOS-FET(15、16)，高效进行同步整流。此外，较之第5实施方式，仅需要一个计时用电容器的第7实施方式的计时电路(19、20)的电路构具有比第5实施方式更加简单的优点。
本发明的实施方式并不局限于第1实施方式～第7实施方式，还可进行各种变更。例如在第1实施方式以及第4实施方式之中举出了利用另一方的计时电路(24、23)内的第2及第1计数器(22、21)的递增计数计时一方的整流用MOS-FET(15、16)的导通期间，接通另一方的整流用MOS-FET(16、15)之后，通过利用第2以及第1计时器(22、21)的递减计数计时的期间，其计数值为1(二进制数)时，截止另一方的整流用MOS-FET(16、15)的例子，但也可以颠倒第1及第2计数器(21、22)的递增计数动作和递减计数动作的关系。此外，在第2实施方式以及第3实施方式之中，也可不使用第1及第2计数器(21、22)或递增计数器电路(49)，而代之以使用两个或一个递减计数器电路的同时，变更为输出用锁定电路(18、19)保持减法电路(52、53)的计数值上加上规定数值的计数值的加法电路。此外，如果将第5实施方式的第1及第2比较器(71、72)变更为具有滞后特性的比较器，则可获得与第6实施方式相同的作用效果。此外，在第1实施方式～第7实施方式之中，将各整流用MOS-FET(15、16)连接在接地端子一侧，但也可像图20那样，将整流用MOS-FET(15、16)连接在正输出端子一侧。此外，在第1实施方式～第7实施方式之中，将初级侧设定为半电桥式的电路构成，但也可设定为推挽式的电路构成。此外，在第1实施方式～第7实施方式之中，是在电流谐振式的直流电源装置中适用本发明的，但并不局限于此，在用半电桥、全电桥或推挽式等构成的直流电源装置之中也可适用本明。还有，也可适用于具有以同样的负载比在次级侧电流交替流动的两个同步整流用开关元件的直流电源装置之中、。
(产业化前景)本发明可很好地适用于具有中心抽头型的同步整流电路的直流电源装置之中。
权利要求
1.一种直流电源装置，其特征在于在配置有串联连接在直流电源上的一对主开关元件、与任意一方的前述主开关元件并联连接的变压器的初级绕组、前述变压器的第1次级绕组、与该第1次级绕组串联连接的第2次级绕组、在串联连接的前述第1和第2次级绕组的两端上以彼此相反的极性串联连接的一对整流用开关元件；通过与前述一对主开关元件的开关动作同步，驱动前述一对整流用开关元件，从前述变压器的前述第1以及第2次级绕组的接点和前述一对整流用开关元件的接点之间提取直流输出的直流电源装置之中，包括有检测前述整流用开关元件的极性的极性检测装置，以及与该极性检测装置连接的计时装置；前述计时装置对一方的整流用开关元件中流动的电流变为零之前的前述极性检测装置的检测信号的输出期间计时，在被计时的期间结束时或即将结束时刻截止另一方的整流用开关元件。
2.根据权利要求1所述的直流电源装置，其特征在于前述极性检测装置配包括导通检测电路，用于在电流流过前述整流用开关元件时输出导通检测信号；前述计时装置包括计数器，用于在前述另一方的整流用开关元件的整个导通期间递增或递减计数，在前述一方的整流用开关元件的整个导通期间递减或递增计数；驱动信号发生电路，用于根据一方的导通检测电路的输出信号接通前述一方的整流用开关元件，当一方的计数器在递减或递增计数到规定的计数值时，接通前述一方的整流用开关元件，同时使前述一方的计数器复位。
3.根据权利要求1所述的直流电源装置，其特征在于前述极性检测装置包括导通检测电路，用于在电流流过前述整流用开关元件时输出导通检测信号；前述计时装置包括第1计数器，用于在前述一方的整流用开关元件的整个导通期间递增或递减计数；第2计数器，用于在前述另一方的整流用开关元件的整个导通期间递增或递减计数；第1驱动信号发生电路，用于在另一方的导通检测电路停止输出导通检测信号时，存储前述第2计数器的计数值，同时复位前述第2计数器，在一方的导通检测电路输出导通检测信号时，接通前述一方的整流用开关元件，同时使前述第1计数器递增或递减记数，当前述第1计数器的计数值比存储的前述第2计数器的计数值少规定数值时，截止前述一方的整流用开关元件；第2驱动信号发生电路，用于在一方的导通检测电路停止输出导通检测信号时，存储前述第1计数器的计数值，同时复位前述第1计数器，在另一方的导通检测电路输出导通检测信号时，接通前述另一方的整流用开关元件，同时使前述第2计数器递增或递减计数，当前述第2计数器的计数值比存储的前述第1计数器的计数值少规定数值时，截止前述另一方的整流用开关元件。
4.根据权利要求1所述的直流电源装置，其特征在于前述极性检测装置包括导通检测电路，用于在电流流过前述整流用开关元件时输出导通检测信号；前述计时装置包括计数器，用于在前述整流用开关元件的整个导通期间内递增或递减计数；驱动信号发生电路，用于在另一方的导通检测电路停止输出导通检测信号时，存储前述计数器的计数值，同时复位前述计数器，当一方的导通检测电路输出导通检测信号时，接通前述一方的整流用开关元件，同时使前述计数器递增或递减计数，当前述计数器的计数值比存储的前述计数值少规定数值时，截止前述一方的整流用开关元件。
5.根据权利要求2至4中任一项所述的直流电源装置，其特征在于前述计时装置包括振荡电路，用于向前述计数器提供比前述主开关元件的开关频率高出许多的时钟信号；前述振荡电路被与前述极性检测装置的输出信号同步地驱动。
6.根据权利要求2～5中任一项所述的直流电源装置，其特征在于前述计时装置包括轻负载检测电路，用于在前述计数器的计数值达到规定的计数值之前，不向前述驱动信号发生电路提供作动信号；前述驱动信号发生电路在前述轻负载检测电路输出前述作动信号之前，不驱动前述整流用开关元件。
7.根据权利要求1所述的直流电源装置，其特征在于前述极性检测装置包括导通检测电路，用于在电流流过前述整流用开关元件时，输出导通检测信号；前述计时装置包括电容器，用于在前述另一方的整流用开关元件的整个导通期间内由前述直流输出经充电电路被充电，在前述一方的整流用开关元件的整个导通期间内经放电电路而放电；驱动信号发生电路，用于根据一方的导通检测电路的输出信号接通前述一方的整流用开关元件，当一方的电容器的电压达到基准电压时，截止前述一方的整流用开关元件。
8.根据权利要求7所述的直流电源装置，其特征在于前述充电电路以一定的电流给前述电容器充电，前述放电电路以一定的电流使前述电容器放电，前述电容器的充电电流以及放电电流彼此相等，前述基准电压彼此相同。
9.根据权利要求7或8所述的直流电源装置，其特征在于前述计时装置具有复位电路，用于在一方的电容器的整个放电期间内前述一方的电容器的电压达到前述基准电压时，使前述一方的整流用开关元件截止，同时强制性地将前述一方的电容器的电压置于零电位。
10.根据权利要求7～9中任一项所述的直流电源装置，其特征在于前述驱动信号发生电路在前述电容器的电压被充电到比前述基准电压高的电平的其它基准电压以上时，根据前述导通检测电路的输出信号接通前述整流用开关元件，在前述电容器放电时，当该电压下降到前述基准电压时截止前述整流用开关元件。
11.根据权利要求1所述的直流电源装置，其特征在于前述极性检测装置包括导通检测电路，用于在电流流过前述整流用开关元件时输出导通检测信号；前述计时装置包括电容器，用于在前述整流用开关元件整个导通期间内由前述直流输出经充电电路充电，在前述整流用开关元件的导通期间结束后经放电电路放电到零；驱动信号发生电路，用于根据一方的导通检测电路的输出信号接通前述一方的整流用开关元件，同时存储前述另一方的整流用开关元件的导通期间结束时的前述电容器的电压，当前述一方的整流用开关元件的导通期间内充电的前述电容器的电压超过比存储的前述电压低的规定电压时，截止前述一方的整流用开关元件。
全文摘要
在直流电源装置中设置导通检测电路(17、18)，用于在整流用MOS－FET(15、16)的整个导通期间内输出检测信号Vp1、Vp2；以及与导通检测电路(17、18)连接的计时电路(19、20)。利用计时电路(19、20)计时一方的整流用MOS－FET(15)内流动的电流I
文档编号H02M3/28GK1985427SQ200580023200
公开日2007年6月20日 申请日期2005年9月20日 优先权日2004年9月30日
发明者京野羊一 申请人:三垦电气株式会社