一种半导体测试结构的利记博彩app
【专利摘要】本实用新型提供一种半导体测试结构，所述半导体测试结构包括由多个外延部及多个轻掺杂部依次串联而成的测量电路，且位于所述测量电路两端的两个所述外延部分别连接有一测量电极；其中，所述外延部包括重掺杂外延层及包围所述重掺杂外延层侧壁及底部的非掺杂外延层或轻掺杂外延层；所述外延部的厚度大于所述轻掺杂部的厚度，且所述轻掺杂部靠近所述外延部的上半部分。本实用新型的半导体测试结构可以用于测试晶体管源漏转换区电阻R_transient，从而实现全面监测外延工艺及热处理工艺变化，有利于及时排除故障，提高生产效率。并且本实用新型的半导体测试结构的制作工艺与现有工艺流程完全兼容，不需要使用额外的掩膜版，不会增加制造成本。
【专利说明】
一种半导体测试结构
技术领域
[0001]本实用新型属于半导体制造领域，涉及一种半导体测试结构。
【背景技术】
[0002]当今半导体制造业在摩尔定律的指导下迅速发展，不断地提高集成电路的性能和集成密度，同时尽可能的减小集成电路的功耗。因此，制备高性能、低功耗的超短沟道器件将成为未来半导体制造业的焦点。对于全耗尽型晶体管，为了获得晶体管的理想亚阈值梯度，硅主体的厚度必须约是晶体管栅极长度的三分之一。然而随着栅极长度缩小，尽量降低硅膜厚度的需求变得越来越不实际，因为厚度小于10纳米的硅膜的加工是极其困难的。一方面，在一个纳米的量级上获得晶片的一致性异常艰难，另一方面，薄硅膜很容易在后续的各种清洁工艺中被消耗掉，使得后续源漏极生长变得极其艰难。因此，鳍式场效晶体管(FinField-Effect Transistor，简称FinFET)应运而生。
[0003]图1显示为FinFET的一种剖面图(平行于条状鳍方向)，包括体区101、包围体区101前后两侧及顶部的栅结构102(栅结构前后两侧未示出)、分别形成于所述体区101左右两侧的源区、漏区以及一对轻掺杂延伸区103，所述源区及漏区均与一接触电极104连接。以P型FinFET为例，所述源区及漏区均由第一外延层105、第二外延层106及Si帽层107组成，其中所述第一外延层105作为初始外延层，由非掺杂或轻掺杂材料构成(例如含锗量为15%?30%、硼掺杂浓度为O?1%的锗硅)；所述第二外延层106作为源区或漏区的主体，由重掺杂材料构成(例如硼掺杂的且含锗量大于30%的锗硅)；所述Si帽层107作为第三外延层，由非掺杂或轻掺杂Si材料(硼掺杂浓度为O?2%)构成。N型FinFET与P型FinFET结构大致相同，只是相应区域掺杂类型相反。
[0004]如图2所示，外延工艺中，晶体管源漏的系列电阻由三部分组成:源漏电阻1?_8(1、源漏延伸区电阻R_extens1n及源漏转换区电阻R_transient，这三部分电阻的工艺控制对晶体管性能均非常重要。而现有技术中的测试结构只能用于测试源漏电阻R_sd及源漏延伸区电阻R_eXtenS1n，不能实现全面监测外延、热处理工艺的变化，使得产品良率降低。
[0005]如图3所示，显示为现有技术中用于测试源漏电阻R_sd的测试结构，其包括衬底108、阱区109、外延材料层110及一对测量电极111。通过在一对测量电极111上施加电压，测量得到测量电极间的电流，即可计算得到外延材料层单位长度的电阻。其中，所述外延材料层110的外延工艺与晶体管源漏区外延材料的外延工艺一致。
[0006]如图4所示，显示为现有技术中用于测试源漏延伸区电阻R_eXtenSi0n的测试结构，其包括衬底108、阱区109、轻掺杂层112、硬掩膜层113、位于所述轻掺杂层112左右两侧的一对外延材料层110及一对测量电极111。通过在一对测量电极111上施加电压，测量得到测量电极间的电流，即可计算得到所述轻掺杂层单位长度的电阻。其中，所述外延材料层110的外延工艺与晶体管源漏区外延材料的外延工艺一致、所述轻掺杂层112与晶体管轻掺杂延伸区材料的制作工艺一致。
[0007]因此，如何提供一种半导体测试结构，用于测试晶体管源漏转换区电阻R_transient，以实现全面监测外延工艺及热处理工艺变化，并及时排除故障，提高生产效率，成为本领域技术人员亟待解决的一个重要技术问题。
【实用新型内容】
[0008]鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体测试结构，用于解决现有技术中的测试结构无法测试源漏转换区电阻R_transient的问题。
[0009]为实现上述目的及其他相关目的，本实用新型提供一种半导体测试结构，所述半导体测试结构包括由多个外延部及多个轻掺杂部依次串联而成的测量电路，且位于所述测量电路两端的两个所述外延部分别连接有一测量电极;其中，所述外延部包括重掺杂外延层及包围所述重掺杂外延层侧壁及底部的非掺杂外延层或轻掺杂外延层;所述外延部的厚度大于所述轻掺杂部的厚度，且所述轻掺杂部靠近所述外延部的上半部分。
[0010]可选地，所述轻掺杂部上表面还形成有硬掩膜层。
[0011 ]可选地，所述轻掺杂部上表面还形成有栅结构。
[0012]可选地，所述外延部顶部还设有非掺杂Si帽层或轻掺杂Si帽层。
[0013]可选地，所述半导体测试结构还包括衬底及形成于所述衬底上部的P阱，所述测量电路形成于所述P阱中。
[0014]可选地，所述重掺杂外延层及所述轻掺杂部的掺杂类型均为N型掺杂。
[0015]可选地，所述外延部采用硅材料。
[0016]可选地，所述半导体测试结构还包括衬底及形成于所述衬底上部的N阱，所述测量电路形成于所述N阱中。
[0017]可选地，所述重掺杂外延层及所述轻掺杂部的掺杂类型均为P型掺杂。
[0018]可选地，所述外延部采用锗硅材料。
[0019]如上所述，本实用新型的半导体测试结构，具有以下有益效果:本实用新型的半导体测试结构可以用于测试晶体管源漏转换区电阻R_transient，从而实现全面监测外延工艺及热处理工艺变化，有利于及时排除故障，提高生产效率。并且本实用新型的半导体测试结构的制作工艺与现有工艺流程完全兼容，不需要使用额外的掩膜版，不会增加制造成本。
【附图说明】
[0020]图1显示为现有技术中FinFET的一种剖面结构示意图。
[0021]图2显示为晶体管源漏的系列电阻组成。
[0022]图3显示为现有技术中用于测试源漏电阻1?_8(1的测试结构。
[0023]图4显示为现有技术中用于测试源漏延伸区电阻1?_以如仙丨011的测试结构。
[0024]图5显示为本实用新型的半导体测试结构在实施例一中的剖面结构图。
[0025]图6显示为本实用新型的半导体测试结构在实施例二中的剖面结构图。
[0026]元件标号说明
[0027]101 体区
[0028]102 栅结构
[0029]103 轻掺杂延伸区
[0030]104 接触电极
[0031]105第一外延层
[0032]106第二外延层
[0033]107Si 帽层
[0034]108衬底
[0035]109阱区
[0036]HO外延材料层
[0037]111测量电极
[0038]112轻掺杂层
[0039]113硬掩膜层
[0040]201外延部[0041 ]202轻掺杂部
[0042]203测量电极
[0043]204硬掩膜层
[0044]205栅结构
[0045]206衬底
[0046]207阱区
【具体实施方式】
[0047]以下由特定的具体实施例说明本实用新型的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本实用新型的其他优点及功效。
[0048]请参阅图5至图6。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本实用新型可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本实用新型所能产生的功效及所能达成的目的下，均应仍落在本实用新型所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本实用新型可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本实用新型可实施的范畴。
[0049]实施例一
[0050]如图5所示，本实用新型提供一种半导体测试结构，所述半导体测试结构包括由多个外延部201及多个轻掺杂部202依次串联而成的测量电路，且位于所述测量电路两端的两个所述外延部分别连接有一测量电极203;其中，所述外延部201包括重掺杂外延层及包围所述重掺杂外延层侧壁及底部的非掺杂外延层或轻掺杂外延层(图5中未具体分层示出)；所述外延部201的厚度大于所述轻掺杂部202的厚度，且所述轻掺杂部202靠近所述外延部201的上半部分。作为示例，所述轻掺杂部202与所述外延部201上表面齐平。
[0051]本实施例中，所述轻掺杂部202上表面还形成有硬掩膜层204。
[0052]本实施例中，所述轻掺杂部202的掺杂工艺与FinFET的轻掺杂延伸区的掺杂工艺一 Sc ο
[0053]具体的，所述外延部201的外延工艺与FinFET源漏区的外延材料的外延工艺一致，所述非掺杂外延层或轻掺杂外延层(掺杂浓度范围为0%-1%)作为所述外延部201的初始外延层，所述重掺杂外延层作为所述外延部201的主体部分，所述外延部201顶部还可进一步设有非掺杂Si帽层或轻掺杂Si帽层(未示出)，所述非掺杂Si帽层或轻掺杂Si帽层作为第三外延层，其掺杂浓度范围是0%-2%。需要指出的是，作为初始外延层的所述非掺杂外延层中虽然没有故意掺杂，但后续所述重掺杂外延层中的杂质可能会扩散到所述非掺杂外延层中而使其具有一定掺杂，此处不应过分限制本实用新型的保护范围。
[0054]本实用新型的半导体测试结构用于测试FinFET的源漏转换区电阻R_tranSient，此处，所述源漏转换区电阻指的是晶体管源区与轻掺杂延伸区转换区域(相当于所述初始外延层)的电阻，或者漏区与轻掺杂延伸区转换区域(相当于所述初始外延层)的电阻。
[0055]具体的，所述半导体测试结构还包括衬底206及形成于所述衬底206上部的阱区207，所述测量电路形成于所述阱区207中。当所述测试结构用于测试N型重掺杂外延层与N型轻掺杂延伸区转换区域的电阻时(适用于N型FinFET)，所述阱区207为P阱，所述重掺杂外延层及所述轻掺杂部的掺杂类型均为N型掺杂(例如磷掺杂)，且所述外延部201优选采用硅材料(若所述N型掺杂采用磷，则最终成为磷硅材料)。当所述测试结构用于测试P型重掺杂外延层与P型轻掺杂延伸区转换区域的电阻时(适用于P型FinFET)，所述阱区207为N阱，所述重掺杂外延层及所述轻掺杂部的掺杂类型均为P型掺杂(例如硼掺杂)，且所述外延部201优选采用锗硅材料(若所述P型掺杂采用硼，则最终成为硼锗硅材料)。
[0056]具体的，所述测量电路中，所述轻掺杂部202的数量为N，且满足N大于2。本实施例中，所述轻掺杂部202的数量优选为5-100个。作为示例，图5中示出了所述轻掺杂部202的数量为6个的情形。
[0057]本实施例中，优选为将所述测量电路中各个所述轻掺杂部202的宽度设置为相同，并且除了位于所述测量电路两端的两个所述外延部以外，测量电路中其它各个所述外延部201的宽度也设置为相同。图5中示出了所述轻掺杂部202的宽度a及所述外延部201的宽度b0
[0058]采用本实用新型的半导体测试结构测试FinFET的源漏转换区电阻R_transient可包括如下步骤:
[0059](I)在一对测量电极203之间施加预设电压，并测试一对测量电极203之间的电流，即可得到测量电路的总阻值Rl ；
[0060](2)采用现有用于测试源漏电阻R_sd的测试结构(图3所示结构)测试得到外延材料层单位长度的电阻R2，采用现有用于测试源漏延伸区电阻!^extens1n的测试结构(如图4所示结构)测试得到轻掺杂层单位长度的电阻R3;
[0061](3)忽略位于测试电路两端的两个外延部的电阻，并且由于转换区(初始外延层)宽度远小于所述外延部201的宽度，可以将其忽略不计，则测试电路中所有源漏转换区的电阻之和R4 = Rl-(N-l)XaXR2-NXbXR3;在另外一种计算方式中，也可以不忽略位于测试电路两端的两个外延部的电阻，而是将二者合并为一个宽度为b的外延部的电阻，则测试电路中所有源漏转换区的电阻之和R4 = Rl-N XaX R2-N X b X R3。
[0062]由于所述测试电路中，每个轻掺杂部202的两端对应两个转换区，而所述轻掺杂部202的数量为N，因此所述测试电路中所有源漏转换区的电阻之和R4的值与2N呈正相关。
[0063]本实用新型的半导体测试结构的制作工艺与现有FinFET的制作工艺完全兼容。作为示例，FinFET的常规工艺流程包括如下步骤:
[0064] (a)有源区定义:包括沉积硬掩膜、有源区图形化、刻蚀硬掩膜、去除光阻等步骤；
[0065 ] (b)浅沟槽隔离结构制作:包括沟槽中氧化物的填充、化学机械抛光、退火等步骤；
[0066](c)制作N阱/P阱:包括N阱/P阱图形化、N阱/P阱注入、N阱/P阱Vt图形化、N阱/P阱Vt注入、退火、硬掩膜去除、生长栅氧化层等步骤；
[0067](d)栅极图形化:包括沉积多晶硅及图形化等步骤；
[0068](e)栅极堆桟制作:包括侧墙制作、halo注入、硬掩膜沉积、掩膜光刻(masking，用于定义P型/N型源漏区域)、硬掩膜开口及各向同性RIE、各向异性湿法sigma凹腔刻蚀、eSiGe(用于P型源漏)或外延硅(用于N型源漏)的原位生长或注入掺杂等步骤；
[0069](f)替代栅制作；
[0070](g)硅化物及接触制作；
[0071](h)BEOL 互连。
[0072]其中，本实施例的测试结构中，所述硬掩膜层204(非外延区域)的定义采用了上述步骤(e)中掩膜光刻(masking)过程中所使用的掩膜版，即本实施例的测试结构的制作可以采用现有掩膜版，无需额外的掩膜版。利用所述硬掩膜层204的遮挡，可以在其周围刻蚀得到用于容纳所述外延部201的凹腔，后续在所述凹腔内外延SiGe或Si等用于制作源漏区的材料，即可得到所述外延部201。
[0073]本实用新型的半导体测试结构弥补了现有测试结构不能测试晶体管源漏转换区电阻!^transient的缺点，从而实现全面监测外延工艺及热处理工艺变化，有利于及时排除故障，提高生产效率。并且本实用新型的半导体测试结构的制作工艺与现有工艺流程完全兼容，不需要使用额外的掩膜版，不会增加制造成本。
[0074]实施例二
[0075]如图6所示，本实用新型提供一种半导体测试结构，所述半导体测试结构包括由多个外延部201及多个轻掺杂部202依次串联而成的测量电路，且位于所述测量电路两端的两个所述外延部分别连接有一测量电极203;其中，所述外延部201包括重掺杂外延层及包围所述重掺杂外延层侧壁及底部的非掺杂外延层或轻掺杂外延层(图6中未具体分层示出)；所述外延部201的厚度大于所述轻掺杂部202的厚度，且所述轻掺杂部202靠近所述外延部201的上半部分。作为示例，所述轻掺杂部202与所述外延部201上表面齐平。
[0076]本实施例中，所述轻掺杂部202上表面还形成有栅结构205。
[0077]本实施例中，所述轻掺杂部202的掺杂工艺与FinFET的Vt注入区的掺杂工艺一致。其中Vt是指阈值电压，Vt注入是指在栅氧化层表面下进行稍微的注入，作用是为了调制阈值电压，此为本领域的常用技术。由于FinFET的Vt注入区的掺杂浓度与FinFET的轻掺杂延伸区的掺杂浓度很相近，此处，可认为所述轻掺杂部202的掺杂浓度与FinFET的轻掺杂延伸区的掺杂浓度一致。
[0078]具体的，所述外延部201的外延工艺与FinFET源漏区的外延材料的外延工艺一致，所述非掺杂外延层或轻掺杂外延层(掺杂浓度范围为作为所述外延部201的初始外延层，所述重掺杂外延层作为所述外延部201的主体部分，所述外延部201顶部还可进一步设有非掺杂Si帽层或轻掺杂Si帽层(未示出)，所述非掺杂Si帽层或轻掺杂Si帽层作为第三外延层，其掺杂浓度范围是0%-2%。需要指出的是，作为初始外延层的所述非掺杂外延层中虽然没有故意掺杂，但后续所述重掺杂外延层中的杂质可能会扩散到所述非掺杂外延层中而使其具有一定掺杂，此处不应过分限制本实用新型的保护范围。
[0079]本实用新型的半导体测试结构用于测试FinFET的源漏转换区电阻[transient，此处，所述源漏转换区电阻指的是晶体管源区与轻掺杂延伸区转换区域(相当于所述初始外延层)的电阻，或者漏区与轻掺杂延伸区转换区域(相当于所述初始外延层)的电阻。
[0080]具体的，所述半导体测试结构还包括衬底206及形成于所述衬底206上部的阱区207，所述测量电路形成于所述阱区207中。当所述测试结构用于测试N型重掺杂外延层与N型轻掺杂延伸区转换区域的电阻时(适用于N型FinFET)，所述阱区207为P阱，所述重掺杂外延层及所述轻掺杂部的掺杂类型均为N型掺杂(例如磷掺杂)，且所述外延部201优选采用硅材料(若所述N型掺杂采用磷，则最终成为磷硅材料)。当所述测试结构用于测试P型重掺杂外延层与P型轻掺杂延伸区转换区域的电阻时(适用于P型FinFET)，所述阱区207为N阱，所述重掺杂外延层及所述轻掺杂部的掺杂类型均为P型掺杂(例如硼掺杂)，且所述外延部201优选采用锗硅材料(若所述P型掺杂采用硼，则最终成为硼锗硅材料)。
[0081]具体的，所述测量电路中，所述轻掺杂部202的数量为N，且满足N大于2。本实施例中，所述轻掺杂部202的数量优选为5-100个。作为示例，图6中示出了所述轻掺杂部202的数量为6个的情形。
[0082]本实施例中，优选为将所述测量电路中各个所述轻掺杂部202的宽度设置为相同，并且除了位于所述测量电路两端的两个所述外延部以外，测量电路中其它各个所述外延部201的宽度也设置为相同。图6中示出了所述轻掺杂部202的宽度a及所述外延部201的宽度b0
[0083]采用本实用新型的半导体测试结构测试FinFET的源漏转换区电阻R_transient可包括如下步骤:
[0084](I)在一对测量电极203之间施加预设电压，并测试一对测量电极203之间的电流，即可得到测量电路的总阻值Rl ；
[0085](2)采用现有用于测试源漏电阻R_sd的测试结构(图3所示结构)测试得到外延材料层单位长度的电阻R2，采用现有用于测试源漏延伸区电阻!^extens1n的测试结构(如图4所示结构)测试得到轻掺杂层单位长度的电阻R3;
[0086](3)忽略位于测试电路两端的两个外延部的电阻，并且由于转换区(初始外延层)宽度远小于所述外延部201的宽度，可以将其忽略不计，则测试电路中所有源漏转换区的电阻之和R4 = Rl-(N-l)XaXR2-NXbXR3;在另外一种计算方式中，也可以不忽略位于测试电路两端的两个外延部的电阻，而是将二者合并为一个宽度为b的外延部的电阻，则测试电路中所有源漏转换区的电阻之和R4 = Rl-N XaX R2-N X b X R3。
[0087]由于所述测试电路中，每个轻掺杂部202的两端对应两个转换区，而所述轻掺杂部202的数量为N，因此所述测试电路中所有源漏转换区的电阻之和R4的值与2N呈正相关。
[0088]本实用新型的半导体测试结构的制作工艺与现有FinFET的制作工艺完全兼容。作为示例，FinFET的常规工艺流程包括如下步骤:
[0089](a)有源区定义:包括沉积硬掩膜、有源区图形化、刻蚀硬掩膜、去除光阻等步骤；
[0090 ] (b)浅沟槽隔离结构制作:包括沟槽中氧化物的填充、化学机械抛光、退火等步骤；[0091 ] (c)制作N阱/P阱:包括N阱/P阱图形化、N阱/P阱注入、N阱/P阱Vt图形化、N阱/P阱Vt注入、退火、硬掩膜去除、生长栅氧化层等步骤；
[0092](d)栅极图形化:包括沉积多晶硅及图形化等步骤；
[0093](e)栅极堆桟制作:包括侧墙制作、halo注入、硬掩膜沉积、掩膜光刻(masking，用于定义P型/N型源漏区域)、硬掩膜开口及各向同性RIE、各向异性湿法sigma凹腔刻蚀、eSiGe(用于P型源漏)或外延硅(用于N型源漏)的原位生长或注入掺杂等步骤；
[0094](f)替代栅制作；
[0095](g)硅化物及接触制作；
[0096](h)BEOL 互连。
[0097]其中，本实施例的测试结构中，所述轻掺杂部202的注入工艺与上述步骤(C)中的Vt注入工艺一致，所述栅结构205(非外延区域)的定义采用了上述步骤(d)中栅极图形化过程中所使用的掩膜版，即本实施例的测试结构的制作可以采用现有掩膜版，无需额外的掩膜版。利用所述栅结构205的遮挡，可以在其周围刻蚀得到用于容纳所述外延部201的凹腔，后续在所述凹腔内外延SiGe或Si等用于制作源漏区的材料，即可得到所述外延部201。
[0098]本实用新型的半导体测试结构弥补了现有测试结构不能测试晶体管源漏转换区电阻!^transient的缺点，从而实现全面监测外延工艺及热处理工艺变化，有利于及时排除故障，提高生产效率。并且本实用新型的半导体测试结构的制作工艺与现有工艺流程完全兼容，不需要使用额外的掩膜版，不会增加制造成本。相对于实施例一，本实施例中，所述轻掺杂部202的宽度a可以更小(由于所使用的掩膜版特征尺寸更小，所述栅结构205的宽度小于实施例一中所述硬掩膜层204的宽度)，而轻掺杂部的电阻相对于重掺杂外延层的电阻要大得多，较小宽度的轻掺杂部可以降低测量误差，提高晶体管源漏转换区电阻R_transient的测试精度。
[0099]综上所述，本实用新型的半导体测试结构可以用于测试晶体管源漏转换区电阻R_transient，从而实现全面监测外延工艺及热处理工艺变化，有利于及时排除故障，提高生产效率。本实用新型的半导体测试结构的制作工艺与现有工艺流程完全兼容，不需要使用额外的掩膜版，不会增加制造成本。所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0100]上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
【主权项】
1.一种半导体测试结构，其特征在于，所述半导体测试结构包括由多个外延部及多个轻掺杂部依次串联而成的测量电路，且位于所述测量电路两端的两个所述外延部分别连接有一测量电极;其中，所述外延部包括重掺杂外延层及包围所述重掺杂外延层侧壁及底部的非掺杂外延层或轻掺杂外延层;所述外延部的厚度大于所述轻掺杂部的厚度，且所述轻掺杂部靠近所述外延部的上半部分。2.根据权利要求1所述的半导体测试结构，其特征在于:所述轻掺杂部上表面还形成有硬掩膜层。3.根据权利要求1所述的半导体测试结构，其特征在于:所述轻掺杂部上表面还形成有栅结构。4.根据权利要求1所述的半导体测试结构，其特征在于:所述外延部顶部还设有非掺杂Si帽层或轻掺杂Si帽层。5.根据权利要求1-4任意一项所述的半导体测试结构，其特征在于:所述半导体测试结构还包括衬底及形成于所述衬底上部的P阱，所述测量电路形成于所述P阱中。6.根据权利要求5所述的半导体测试结构，其特征在于:所述重掺杂外延层及所述轻掺杂部的掺杂类型均为N型掺杂。7.根据权利要求6所述的半导体测试结构，其特征在于:所述外延部采用硅材料。8.根据权利要求1-4任意一项所述的半导体测试结构，其特征在于:所述半导体测试结构还包括衬底及形成于所述衬底上部的N阱，所述测量电路形成于所述N阱中。9.根据权利要求8所述的半导体测试结构，其特征在于:所述重掺杂外延层及所述轻掺杂部的掺杂类型均为P型掺杂。10.根据权利要求9所述的半导体测试结构，其特征在于:所述外延部采用锗硅材料。
【文档编号】H01L23/544GK205452276SQ201620195460
【公开日】2016年8月10日
【申请日】2016年3月14日
【发明人】神兆旭
【申请人】中芯国际集成电路制造(北京)有限公司, 中芯国际集成电路制造(上海)有限公司