半导体检测结构的利记博彩app
【技术领域】
[0001]本实用新型涉及半导体工艺领域，特别是涉及一种半导体检测结构。
【背景技术】
[0002]金属-氧化物-半导体器件尺寸进入到亚微米、深亚微米以及纳米领域，传统的单栅平面(Planar)结构的MOS晶体管FET器件所采用的材料和器件结构将会接近或达到它们的极限。尤其是器件的特征长度小到50nm之后，传统的MOS FET将面临很多难题，例如:SCE (Short Channel Effect，短沟道)效应变得非常严重，栅氧化层厚度的限制，结深的限制，载流子有效迀移率严重降低，DIBL(Drain Induced Barrier Lowering，漏端引入的势皇降低)效应和GIDL(Gate-1nduced Drain Leakage，栅感应漏电电流)效应，多晶娃栅的电阻会随着栅变窄而急剧上升等等，这些问题的都将会对器件的性能造成不良影响。传统的平面结构单栅晶体管还受到加工设备方面的限制，例如光刻技术和热处理技术等方面的限制。
[0003]针对上述问题，业界通过更换材料，变更工艺，改变结构等方面提出多种解决方案，其中一种为在现已成熟的0.13 μπι工艺的技术层进行一些改进，即使用多晶硅互连层替代金属连线层作为源/漏极的连线，替代金属连线层作为源/漏极连线的多晶硅互连层的材质与器件中栅极多晶硅层的材质完全一致，无需新的材料。这样的设计使得器件在器件结构、电路设计基本不变，器件的性能基本保持不变的前提下使得器件的面积可以缩小40%以上，这大大节省了器件所占的面积，为后续的绕线等工艺保留了更多的空间。
[0004]然而，上述改进虽然在工艺上可行，但用于替代金属连线层的多晶硅互连层的阻值比金属连线层的阻值要搞，而且用于作为源/漏极连线的多晶硅互连层与栅极多晶硅层之间需要有一层氧化层隔离，氧化层的存在必定会增加器件的寄生电容；另外，上述工艺中，会使得用于源/漏极连线的多晶硅互连层与栅极多晶硅层有重叠，在重叠区域，位于源/漏极连线的多晶硅互连层下面的栅极多晶硅层无法被硅化处理，同时，位于源/漏极连线的多晶硅互连层下面的栅极多晶硅层宽度比非重叠图区的栅极多晶硅层的宽度要小，根据方块电阻的定义可知，方块电阻与L/W成正比(L为长度，W为宽度)，这使得位于重叠区域的栅极多晶硅层的阻值也会增加。而目前，对于上述工艺中新出现的寄生效应还没有有效的方法进行模拟检测到，无法评估上述工艺的变化所导致的寄生电容及寄生电阻的变化对电路带来的性能方面的影响。
【实用新型内容】
[0005]鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种半导体检测结构，用于解决现有技术中无法量测由于工艺的改变所导致的寄生电容及寄生电阻的变化对电路带来的性能方面的影响的问题。
[0006]为实现上述目的及其他相关目的，本实用新型提供一种半导体检测结构，所述半导体检测结构至少包括:第一子结构及第二子结构；
[0007]所述第一子结构包括第一 NMOS晶体管、第一 PMOS晶体管及第一多晶硅互连层；所述第一 NMOS晶体管及第一 PMOS晶体管均包括栅极、源极及漏极；所述第一 NMOS晶体管及第一 PMOS晶体管的栅极均由横跨所述第一 NMOS晶体管及第一 PMOS晶体管的第一栅极多晶硅层形成；所述第一多晶硅互连层沿所述第一栅极多晶硅层长度方向连接所述第一NMOS晶体管的源极及所述第一 PMOS晶体管的源极；
[0008]所述第二子结构包括第二 NMOS晶体管、第二 PMOS晶体管及第二多晶硅互连层；所述第二 NMOS晶体管、第二 PMOS晶体管均包括栅极、源极及漏极；所述第二 NMOS晶体管及第二 PMOS晶体管的栅极均由横跨所述第二 NMOS晶体管及第二 PMOS晶体管的第二栅极多晶硅层形成；所述第二多晶硅互连层跨过所述第二栅极多晶硅层连接所述第二 NMOS晶体管的源极及所述第二 PMOS晶体管的源极。
[0009]作为本实用新型的半导体检测结构的一种优选方案，所述第一 NMOS晶体管的源极及所述第一 PMOS晶体管的源极位于所述第一栅极多晶硅层的同一侧；所述第二 NMOS晶体管的源极及所述第二 PMOS晶体管的源极位于所述第二栅极多晶硅层的相对侧。
[0010]作为本实用新型的半导体检测结构的一种优选方案，所述第一子结构及所述第二子结构均为多个；多个所述第一子结构形成第一振荡器，多个所述第二子结构形成第二振荡器。
[0011]作为本实用新型的半导体检测结构的一种优选方案，所述第一振荡器及所述第二振荡器均为大于1000级的振荡器。
[0012]本实用新型还提供一种半导体检测结构，所述半导体检测结构至少包括:第一子结构及第二子结构；
[0013]所述第一子结构包括第一 NMOS晶体管、第一 PMOS晶体管及第一多晶娃互连层；戶斤述第一 NMOS晶体管、第一 PMOS晶体管均包括栅极、源极及漏极；所述第一 NMOS晶体管及第一PMOS晶体管的栅极均由横跨所述第一 NMOS晶体管及第一 PMOS晶体管的第一栅极多晶硅层形成；所述第一多晶硅互连层连接所述第一 NMOS晶体管的源极及所述第一 PMOS晶体管的源极；
[0014]所述第二子结构包括第二 NMOS晶体管、第二 PMOS晶体管及金属连线层；所述第二NMOS晶体管及第二 PMOS晶体管均包括栅极、源极及漏极；所述第二 NMOS晶体管及第二PMOS晶体管的栅极均由横跨所述第二 NMOS晶体管及第二 PMOS晶体管的第二栅极多晶硅层形成；所述金属连线层连接所述第二 NMOS晶体管的源极及所述第二 PMOS晶体管的源极。
[0015]作为本实用新型的半导体检测结构的一种优选方案，所述第一多晶硅互连层沿所述第一栅极多晶硅层的长度方向连接所述第一 NMOS晶体管的源极及所述第一 PMOS晶体管的源极；所述金属连线层沿所述第二栅极多晶硅层的长度方向连接所述第二 NMOS晶体管的源极及所述第二 PMOS晶体管的源极。
[0016]作为本实用新型的半导体检测结构的一种优选方案，所述第一 NMOS晶体管的源极及所述第一 PMOS晶体管的源极位于所述第一栅极多晶硅层的同一侧；所述第二 NMOS晶体管的源极及所述第二 PMOS晶体管的源极位于所述第二栅极多晶硅层的同一侧。
[0017]作为本实用新型的半导体检测结构的一种优选方案，所述第一子结构及所述第二子结构均为多个；多个所述第一子结构形成第一振荡器，多个所述第二子结构形成第二振荡器。
[0018]作为本实用新型的半导体检测结构的一种优选方案，所述第一振荡器及所述第二振荡器均为大于1000级的振荡器。
[0019]如上所述，本实用新型的半导体检测结构，具有以下有益效果:设置具有将PMOS晶体管的源极与NMOS晶体管的源极通过沿栅极多晶硅层长度方向分布的多晶硅互连层连接及将PMOS晶体管的源极与NMOS晶体管的源极通过跨过栅极多晶硅层的多晶硅互连层连接的结构，可以评估多晶硅互连层与栅极多晶硅层重叠区域所导致的寄生电容及寄生电阻的变化对电路带来的性能方面的影响；设置具有将PMOS晶体管的源极与NMOS晶体管的源极通过金属连线层连接及将PMOS晶体管的源极与NMOS晶体管的源极通过多晶硅互连层连接的结构，可以评估使用多晶硅互连层代替金属连线层作为PMOS晶体管的源极与NMOS晶体管的源极所导致的寄生电容及寄生电阻的变化对电路带来的性能方面的影响。
【附图说明】
[0020]图1显示为本实用新型实施例一中的半导体检测结构的结构示意图。
[0021]图2显示为本实用新型实施例二中的半导体检测结构的结构示意图。
[0022]元件标号说明
[0023]