反熔丝结构、反熔丝存储器及其利记博彩app

反熔丝结构、反熔丝存储器及其利记博彩app
【专利摘要】本申请提供了一种反熔丝结构、反熔丝存储器及其利记博彩app，采用至少一层高介电常数K介质层作为反熔丝层，仅需薄薄的一层即可起到反熔丝结构中的绝缘作用，当所述反熔丝层被预设电压击穿后，比现有的反熔丝结构的电阻低，从而使本发明的存储器在编程后的整体电阻低，降低了应用此存储器的电路的耗。或者，在反熔丝结构中，通过在通孔内构成反熔丝层，使得反熔丝层限制于通孔内，当所述反熔丝层被预设电压击穿后，具有比现有的反熔丝结构更低的电阻，从而使本发明的反熔丝结构的整体电阻低，降低了电路的功耗。
【专利说明】反膝竺结构、反膝竺存储器及其利记博彩app
[0001] 本申请要求于2015年07月Ol日提交中国专利局、申请号为201510382110.3、发明 名称为"一种反烙丝存储器及其利记博彩app"的中国专利申请的优先权，其全部内容通过引用 结合在本申请中。
[0002] 本申请还要求于2016年4月1日提交美国专利局、申请号为15089108、发明名称为 "ANTI即沈STRUCTURES AND MET册DS OF MAKING SAM护的美国专利申请的优先权，其全部 内容通过引用结合在本申请中。
技术领域
[0003] 本申请设及电子技术领域，特别设及一种反烙丝结构、反烙丝存储器及其制作方 法。
【背景技术】
[0004] 一次可编程(One Time Programmable,0TP)存储器是一种支持一次编程的非易失 性存储器，广泛应用于模拟电路、数字/SOC忍片、SRAM/DRAM存储器等领域。
[0005] 目前，OTP存储器主要分为烙丝型（e-Fuse)、反烙丝型（Anti-化Se)和浮栅电荷存 储型。反烙丝存储器结构如图1所示，由上导电电极层121、下导电电极层111和中间的绝缘 介质层131构成，其工作原理为，在未编程状态下，反烙丝存储器由于绝缘介质层的存在，呈 现高阻状态，编程过后，绝缘电介质层被击穿，呈现低阻状态。
[0006] 在实际应用过程中，反烙丝存储器在编程后虽然呈低阻状态，但是其实际电阻仍 然较高，因此，会导致应用此存储器的电路功耗高。

【发明内容】

[0007] 为解决上述技术问题，本申请实施例提供一种反烙丝结构、反烙丝存储器及其制 作方法，降低了存储器在编程后的整体电阻，从而降低了应用此存储器的电路的功耗，技术 方案如下：
[000引一种反烙丝存储器，包括:相对设置的两个金属电极层，所述金属电极层间设置有 反烙丝层，所述反烙丝层与所述两个金属电极层电连接，所述反烙丝层包括至少一层高介 电常数K介质层。
[0009] 优选的，所述高介电常数K介质层为介电常数K值大于6的介质层，且所述高介电常 数K介质层的厚度小于500A。
[0010] 优选的，所述高介电常数K介质层为：
[0011 ] S氧化二侣AI2O3介质层、S氧化二铜La2〇3介质层、二氧化错化化介质层、五氧化二 粗化2化介质层或二氧化给Hf化介质层。
[0012] 优选的，所述反烙丝层为由多个高介电常数K介质层构成的叠层，所述多个高介电 常数K介质层分别为不同的高介电常数K材料；
[0013] 或者，所述反烙丝层为由一个所述高介电常数K介质层与氧化层构成的叠层；
[0014] 或者，所述反烙丝层为由一个所述高介电常数K介质层与氮化娃层构成的叠层。
[0015] 优选的，所述由多个高介电常数K介质层构成的叠层为：
[0016] S氧化二侣Al2〇3介质层、S氧化二铜La2〇3介质层、二氧化错化化介质层、五氧化二 粗化地5介质层W及二氧化给Hf化介质层中任意多个介质层构成的叠层。
[0017]优选的，所述由一个所述高介电常数K介质层与氧化层构成的叠层为：
[001引 S氧化二侣Al203介质层、S氧化二铜La203介质层、二氧化错化化介质层、五氧化二 粗化地5介质层或二氧化给Hf化介质层中任意一个介质层与氧化娃Si化构成的叠层。
[0019] 优选的，所述反烙丝层与所述金属电极层之间还包括:与所述反烙丝层电接触的 粘接层。
[0020] 优选的，所述反烙丝层与所述金属电极层之间还包括:与所述粘接层电接触的阻 挡层。
[0021 ]优选的，所述相对设置的两个金属电极层间还设置有：
[0022] 介质层，所述介质层设置于一个金属电极层与所述反烙丝层之间；
[0023] 所述介质层中设置有通孔，所述通孔垂直于所述金属电极层表面；
[0024] 所述通孔中填充有导电材料，所述导电材料电连接所述一个金属电极层与所述反 烙丝层。
[0025] 优选的，所述相对设置的两个金属电极层间还设置有：
[0026] 介质层，所述介质层设置于所述两个金属电极层之间；
[0027] 所述介质层中设置有通孔，所述通孔垂直于所述金属电极层表面；
[0028] 所述通孔中设置有反烙丝层，所述通孔的两端分别填充有导电材料，所述通孔两 端的导电材料分别电连接所述反烙丝至所述两个金属电极层。
[0029] -种反烙丝存储器的制造方法，包括：
[0030] 形成第一金属电极层；
[0031] 形成反烙丝层，所述反烙丝层包括至少一层高介电常数K介质层；
[0032] 相对第一金属电极层，形成第二金属电极层；
[0033] 所述反烙丝层设置于所述第一金属电极层和第二金属电极层之间，并与所述第一 金属电极层和第二金属电极层形成电连接。
[0034] 优选的，所述形成反烙丝层，包括：
[0035] 采用原子层沉积ALD工艺，形成所述反烙丝层。
[0036] 优选的，所述形成反烙丝层之后，还包括：
[0037] 在所述反烙丝层的上表面形成粘接层，所述粘接层与所述反烙丝层电接触。
[0038] 优选的，所述形成粘接层之后，还包括:在所述粘接层的上表面形成阻挡层，所述 阻挡层与所述粘接层电接触。
[0039] -种反烙丝结构，包括：
[0040] 第一电极层；
[0041] 位于所述第一电极层上的金属间电介质层；
[0042] 贯穿所述金属间电介质层的通孔，所述通孔暴露部分所述第一电极层；
[0043] 位于所述通孔中且覆盖所述通孔内第一电极层的反烙丝层；W及
[0044] 位于所述反烙丝层上且位于所述通孔内的第二电极。
[0045] 优选的，还包括位于所述第二电极和所述金属间电介质层上的互连层，所述互连 层与所述第二电极电接触。
[0046] 优选的，所述反烙丝层还包括采用原子层沉积ALD工艺沉积的Si化层和/或Si3N4 层。
[0047] 优选的，所述反烙丝层的介电常数大于8。
[004引优选的，所述反烙丝层采用原子层沉积ALD工艺沉积得到。
[00例优选的，所述反烙丝层包括Hf02层，Al203层，ZrOs层，Ta205层或La203层，或其中任意 层的组合。
[0050] 优选的，所述反烙丝层包括叠层结构的电介质薄膜。
[0051] 优选的，所述叠层结构的电介质薄膜包括：
[0052] Si化层，Si3N4层，氮氧化娃层，或非晶娃层中的一层或多层；
[0化3] 和，
[0化4] Hf 〇2层，A12化层，ZrOs层，Ta2化层，或La2〇3层中的一层或多层；
[00对其中，所述Si化层、Si3N4层、氮氧化娃层、非晶娃层、Hf化层、Ab化层、化化层、Ta2化 层和La2化层均义用原子层扣积ALD工乙扣积得到。
[0056]优选的，所述反烙丝层的厚度小巧oooA。
[0化7]优选的，所述反烙丝层的厚度小于100A。
[005引优选的，所述反烙丝层的台阶覆盖率大于80%。
[0059] 优选的，所述反烙丝层的台阶覆盖率大于95%。
[0060] 优选的，所述第一电极层、所述反烙丝层和所述第二电极之间直接接触。
[0061] 优选的，还包括，位于所述第一电极层和所述反烙丝层之间的第一粘接层和/或第 一阻挡层。
[0062] 优选的，还包括，位于所述反烙丝层和所述第二电极之间的第二粘接层和/或第二 阻挡层。
[0063] 优选的，所述第二电极和所述反烙丝层位于所述通孔内。
[0064] -种反烙丝结构，包括：
[00化]第一互连层；
[0066] 第二互连层；
[0067] 位于所述第一互连层和所述第二互连层之间第一金属间电介质层；
[0068] 穿过所述第一金属间电介质层的第一通孔，所述通孔暴露部分所述第一互连层；
[0069] 位于所述第一通孔中的第一电极，所述第一电极和所述第一互连层电接触；
[0070] 位于所述第一金属间电介质层和所述第二互连层之间的第二金属间电介质层；
[0071] 穿过所述第二金属间电介质层的第二通孔，其中，所述第二通孔位于所述第一通 孔上方，所述第二通孔的中轴线与所述第一通孔的中轴线平行，所述第一通孔和所述第二 通孔贯通为一个通孔；
[0072] 位于所述第二通孔中且覆盖所述第二通孔内的第一电极的反烙丝层；
[0073] 位于所述第二通孔中的第二电极，所述第二电极和所述第二互连层电接触。
[0074] 优选的，所述第二通孔的横截面积与所述第一通孔的横截面积相等。
[0075] 优选的，所述第二通孔的横截面积小于所述第一通孔的横截面积。
[0076] 优选的，所述第二通孔的横截面积大于所述第一通孔的横截面积。
[0077] 优选的，所述第二通孔延伸至所述第一金属间电介质层内，并环绕在所述第一电 极侧面，所述反烙丝层边缘台阶环绕所述第一电极侧面。
[0078] 优选的，所述反烙丝层包括采用原子层沉积ALD工艺沉积的Si化层和/或Si3N4层。
[0079] 优选的，反烙丝层的介电常数大于8。
[0080] 优选的，所述反烙丝层采用原子层沉积ALD工艺沉积得到。
[0081 ]优选的，所述反烙丝层包括册化层，A12化层，ZrOs层，Ta2化层或La2〇3层，或其中任意 层的组合。
[0082]优选的，所述反烙丝层的厚度小于lOOOA。
[00削优选的，所述反烙丝层的厚度小于looA。
[0084] 优选的，所述反烙丝层包括叠层结构的电介质薄膜。
[0085] 优选的，所述叠层结构的电介质薄膜包括：
[0086] 一层或多层的Si化层，Si3N4层，氮氧化娃层，或非晶娃层；
[0087] 和，
[008引一层或多层的册化层，A12化层，ZrOs层，Ta2化层，或La2化层；
[0089] 其中，所述Si化层、Si3N4层、氮氧化娃层、非晶娃层、Hf化层、Ab化层、化化层、Ta2化 层和La2化层均义用原子层扣积ALD工乙扣积得到。
[0090] 优选的，所述反烙丝层的台阶覆盖率大于80%。
[0091] 优选的，所述反烙丝层的台阶覆盖率大于95%。
[0092] 优选的，位于所述第一电极层和所述第一互连层之间的第一粘接层和/或第一阻 挡层。
[0093] 优选的，还包括，位于所述第二电极和所述反烙丝层之间的第二粘接层和/或第二 阻挡层。
[0094] 优选的，所述第二电极和所述反烙丝层位于所述通孔内。
[00M] -种制造反烙丝结构的方法，包括：
[0096] 形成第一电极层；
[0097] 在所述第一电极层上形成金属间电介质层；
[0098] 刻蚀所述金属间电介质层，形成穿过所述金属间电介质层的通孔，所述通孔暴露 出部分所述第一电极层；
[0099] 在所述通孔中淀积反烙丝层，所述反烙丝层覆盖所述通孔内第一电极层；
[0100] 在所述反烙丝层上淀积导电材料，形成第二电极，所述第二电极位于所述通孔内。
[0101] 优选的，还包括:在所述第二电极和所述金属间电介质层上形成互连层，所述互连 层与所述第二电极电接触。
[0102] 优选的，采用原子层沉积ALD工艺在所述通孔中淀积反烙丝层。
[0103] 优选的，所述采用原子层沉积ALD工艺在所述通孔中淀积反烙丝层，包括，采用原 子层沉积ALD工艺在所述通孔中淀积Si化层和/或Si3N4层。
[0104] 优选的，所述反烙丝层的介电常数大于8。
[0105] 优选的，所述采用原子层沉积ALD工艺在所述通孔中淀积反烙丝层，包括，采用原 子层沉积ALD工艺在所述通孔中淀积Hf化层，Ab化层，ZrOs层，Ta2化层或La2〇3层中的一层或 多层。
[0106] 优选的，所述反烙丝层的厚度小于loooA。
[0107] 优选的，所述反烙丝层的厚度小于looA。
[0108] 优选的，所述采用原子层沉积ALD工艺在所述通孔中淀积反烙丝层，包括，
[0109] 采用原子层沉积ALD工艺在所述通孔中淀积Si化层，Si3N4层，氮氧化娃层，或非晶 娃层中的一层或多层；
[0110] 采用原子层沉积ALD工艺在所述通孔中淀积脚化层，Ab化层，Zr〇2层，Ta2化层，或 La2〇3层中的一层或多层。
[0111] 优选的，所述在所述第二电极和所述金属间电介质层上形成互连层之前，还包括： 抛光所述金属间电介质层，去除所述金属间电介质层上表面的反烙丝层和第二电极。
[0112] 优选的，采用化学机械抛光工艺抛光所述金属间电介质层，去除所述金属间电介 质层上表面的反烙丝层和第二电极。优选的，所述在所述通孔中淀积反烙丝层之前，还包 括:形成第一粘接层和/或第一阻挡层，所述第一粘接层和/或第一阻挡层位于所述第一电 极层和所述反烙丝层之间。
[0113] 优选的，所述在所述通孔中淀积反烙丝层之后，还包括:形成第二粘接层和/或第 二阻挡层，所述第二粘接层和/或第二阻挡层位于所述反烙丝层和所述第二电极之间。
[0114] 优选的，所述第二电极和所述反烙丝层位于所述通孔内。
[0115] 优选的，所述反烙丝层的台阶覆盖率大于95%。
[0116] -种制造反烙丝结构的方法，包括：
[0117] 形成第一互连层；
[0118] 在所述第一互连层上形成第一金属间电介质层；
[0119] 刻蚀所述第一金属间电介质层，形成穿过所述第一金属间介质层的第一通孔，所 述第一通孔暴露出部分所述第一互连层；
[0120] 在所述第一通孔中淀积第一导电材料，形成第一电极，所述第一电极与所述第一 互连层电接触；
[0121 ]在所述第一金属间电介质层和所述第一电极上形成第二金属间电介质层；
[0122] 刻蚀所述第二金属间电介质层，形成穿过所述第二金属间电介质层的第二通孔； 所述第二通孔位于所述第一通孔上方，所述第二通孔的中轴线与所述第一通孔的中轴线平 行，所述第一通孔和所述第二通孔贯通为一个通孔；
[0123] 在所述第二通孔内淀积反烙丝层，所述反烙丝层覆盖所述第二通孔内的第一电 极；
[0124] 在所述反烙丝层上淀积第二导电材料，形成第二电极，所述第二电极位于所述通 孔内；
[0125] 在所述第二金属间电介质层和所述第二电极上形成第二互连层，所述第二互连层 和第二电极电接触。
[01%]优选的，采用原子层沉积ALD工艺在所述第二通孔内淀积反烙丝层。
[0127] 优选的，所述采用原子层沉积ALD工艺在所述第二通孔中淀积反烙丝层，包括，采 用原子层沉积ALD工艺在所述第二通孔中淀积Si化层和/或Si3N4层。
[0128] 优选的，所述反烙丝层的介电常数大于8。
[0129] 优选的，所述采用原子层沉积ALD工艺在所述第二通孔中淀积反烙丝层，包括，采 用原子层沉积ALD工艺在所述第二通孔中淀积Hf〇2层，Al2〇3层，Zr〇2层，Ta2〇5层或La2〇3层中 的一层或多层。
[0130] 优选的，所述采用原子层沉积ALD工艺在所述第二通孔中淀积反烙丝层，包括，
[0131] 采用原子层沉积ALD工艺在所述第二通孔中淀积Si化层，Si3N4层，氮氧化娃层，或 非晶娃层中的一层或多层；
[0132] 采用原子层沉积ALD工艺在所述第二通孔中淀积册化层，A12化层，Zr〇2层，Ta2化层， 或La2〇3层中的一层或多层。
[0133] 优选的，所述反烙丝层的厚度小于1000A。
[0134] 优选的，所述反烙丝层的厚度小于100A。
[0135] 优选的，所述在所述第一金属间电介质层和所述第一电极上形成第二金属间电介 质层之前，还包括:化学机械抛光第一金属间电介质层，去除所述第一金属间电介质层上表 面的第一电极。优选的，所述在所述第二金属间电介质层和所述第二电极上形成第二互连 层之前，还包括:化学机械抛光第二金属间电介质层，去除所述第二金属间电介质层上表面 的反烙丝层和第二电极。
[0136] 优选的，所述在所述第一通孔中淀积第一导电材料之前，还包括:在所述第一通孔 中形成第一粘接层和/或第一阻挡层。
[0137] 优选的，所述在所述反烙丝层上淀积第二导电材料之前，还包括:在所述第二通孔 中形成第二粘接层和/或第二阻挡层。
[0138] 优选的，所述第二通孔与所述第一通孔的横截面积相同。
[0139] 优选的，所述第二通孔的横截面积小于所述第一通孔的横截面积。
[0140] 优选的，所述第二通孔的横截面积大于所述第一通孔的横截面积。
[0141 ]优选的，所述第二电极和所述反烙丝层位于所述第二通孔内。
[0142] 优选的，所述反烙丝层的台阶覆盖率高于95%。
[0143] 与现有技术相比，本发明的有益效果为：
[0144] 由于本发明反烙丝存储器中，采用至少一层高介电常数K介质层作为反烙丝层，仅 需薄薄的一层即可起到反烙丝结构中的绝缘作用，当所述反烙丝层被预设电压击穿后，比 现有的反烙丝结构的电阻低，从而使本发明的存储器在编程后的整体电阻低，降低了应用 此存储器的电路的功耗。或者，在反烙丝结构中，通过在通孔内构成反烙丝层，使得反烙丝 层限制于通孔内，当所述反烙丝层被预设电压击穿后，具有比现有的反烙丝结构更低的电 阻，从而使本发明的反烙丝结构整体电阻低，降低了电路的功耗。
【附图说明】
[0145] 为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使 用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于 本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可W根据运些附图获得其 他的附图。
[0146] 图1是现有技术反烙丝存储器的剖面的结构示意图；
[0147] 图2是本发明实施例一提供的存储器的结构示意图；
[0148] 图3是本发明实施例S提供的存储器的结构示意图；
[0149] 图4是本发明实施例四提供的存储器的结构示意图；
[0150] 图5是本发明实施例一提供的存储器的制造工艺流程图；
[0151 ]图6是本发明实施例=提供的存储器的制造工艺流程图；
[0152] 图7是本发明实施例四提供的存储器的制造工艺流程图；
[0153] 图8是本发明实施例五提供的反烙丝结构的结构示意图；
[0154] 图9是本发明实施例六提供的反烙丝结构的结构示意图；
[0155] 图10是本发明实施例屯提供的反烙丝结构的结构示意图；
[0156] 图11是本发明实施例八提供的反烙丝结构的结构示意图。
【具体实施方式】
[0157] 下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于 本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他 实施例，都属于本申请保护的范围。
[0158] 如【背景技术】所述，在实际应用过程中，反烙丝存储器在编程后虽然呈低阻状态，但 是其实际电阻仍然较高，因此，会导致应用此反烙丝存储器的电路功耗高。
[0159] 有鉴于此，本发明提出一种反烙丝存储器及其利记博彩app，包括:相对设置的两个金 属电极层，所述金属电极层间设置有反烙丝层，所述反烙丝层与所述两个金属电极层电连 接，所述反烙丝层包括至少一层高介电常数K介质层。
[0160] 由于本发明存储器中，采用金属电极层作为导电电极层，电阻相对较低。并且，采 用至少一层高介电常数K介质层作为反烙丝层，仅需薄薄的一层即可起到反烙丝结构中的 绝缘作用。当所述反烙丝层被预设电压击穿后，相比于现有的反烙丝结构中击穿后的的绝 缘层的电阻低，从而使本发明的存储器在编程后的整体电阻低，降低了应用此存储器的电 路的功耗。
[0161] 或者，在反烙丝结构中，通过在通孔内构成反烙丝层，使得反烙丝层限制于通孔 内，当所述反烙丝层被预设电压击穿后，具有比现有的反烙丝结构更低的电阻，从而使本发 明的反烙丝结构整体电阻低，降低了电路的功耗。
[0162] 进一步的，将反烙丝层设置于通孔内，采用自对准工艺即可形成相应的结构，工艺 上易于实现，避免了现有技术中制作反烙丝结构中复杂的光刻程序。
[0163] W上是本发明的中屯、思想，下面将结合本发明实施例中的附图，对本发明实施例 中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例， 而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳 动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0164] 实施例一
[0165] 本实施例提供一种反烙丝存储器及其利记博彩app，如图2所示，包括:相对设置的两 个金属电极层211和221，其中，第一金属电极211，第二金属电极221，所述金属电极层间设 置有反烙丝层231，所述反烙丝层与所述两个金属电极层电连接，所述反烙丝层包括至少一 层高介电常数K介质层。
[0166] 具体的，在本实施例中，所述高介电常数K介质层为介电常数K值大于6的介质层， 更优的，在本发明其他实施例中，所述高介电常数K介质层的介电常数K值大于8。
[0167] 在本实施例中，所述高介电常数K介质层的厚度小于筑)(化，更优的，在本发明其他 实施例中，所述高介电常数K介质层的厚度小于，100A。
[0168] 需要说明的是，高介电常数K介质层即高K材料的介质层。高K介质层中的K为电子 学的工程术语，源于希腊文Kappa，代表介电常数。
[0169] 在本实施例中，所述高K介质层通过原子层沉积(ALD)工艺形成，因此可W制作出 厚度小于500A的K介质层。并且，ALD工艺在保证高K介质层在厚度足够薄的同时，还可W保 证高K介质层漏电流也很小。
[0170] 具体的，所述高介电常数K介质层可W为S氧化二侣Al2〇3介质层、S氧化二铜 1曰2化介质层、二氧化错化化介质层、五氧化二粗化2〇5介质层或二氧化给Hf化介质层中任意 一种介质层。作为反烙丝层，上述材料均可实现编程前高阻状态，编程后，击穿呈低阻状态。
[0171] 本方案中的存储器在编程后便不可更改。
[0172] 在本实施例中，所述反烙丝层231与所述金属电极层之间还包括:与所述反烙丝层 电接触的粘接层;更优的，在本实施例中，所述粘接层上还可W设置与所述粘接层电接触的 阻挡层。其中，所述粘接层作为所述反烙丝层与其他导电材料之间的过渡，用于使所述反烙 丝层与其他材料紧密接合。
[0173] 具体的，所述粘接层和阻挡层可W为Ti ,TiNJa或者化N。
[0174] 在本发明的其他实施例中，所述粘接层和阻挡层可W为不同的两种材料，也可W 设置为一种材料，如Ti,通过增加所述Ti层的厚度，即可实现其同时作为粘接层和阻挡层的 作用。
[0175] 并且，所述粘接层和阻挡层可W设置于所述反烙丝层231与第二金属电极层221之 间，也可W设置于所述反烙丝层231与第一金属电极层211之间。当所述粘接层和阻挡层设 置于所述反烙丝层231与第二金属电极层221之间时，所述设置的顺序自下而上依次为反烙 丝层231、粘接层、阻挡层、第二金属电极层221。当所述粘接层和阻挡层设置于所述反烙丝 层231第一金属电极层211之间时，所述设置的顺序自下而上依次为第一金属电极层211、阻 挡层、粘接层、反烙丝层231。
[0176] 在本实施例中，在所述第一金属电极和所述第二金属电极两端施加预设电压，可 W使所述高K介质层被击穿，即实现了对OTP存储器的编程。
[0177] 对应的，制作上述反烙丝存储器的方法包括：
[0178] 步骤SllO:形成第一金属电极层。
[0179] 第一金属电极层211按照器件结构所属集成电路中电路连接要求形成。
[0180] 具体的，本步骤可W通过淀积工艺形成第一金属层。
[0181] 步骤S120:形成反烙丝层，所述反烙丝层包括至少一层高介电常数K介质层。
[0182] 具体的，采用ALD工艺在所述第一金属电极层211对应位置形成所述反烙丝层，所 述反烙丝层包括至少一层高介电常数K介质层。
[0183] 由于ALD工艺可W制作出厚度小于500A的K介质层，从而形成较薄的反烙丝层。并 且，ALD工艺在保证高K介质层在厚度足够薄的同时，还可W保证高K介质层漏电流也很小。
[0184] 步骤S130:相对第一金属电极层，形成第二金属电极层221。
[0185] 具体的，相对第一金属电极层，在所述反烙丝层上形成第二金属电极层221。
[0186] 其中，所述反烙丝层形成于所述第一金属电极层和第二金属电极层之间，并与所 述第一金属电极层和第二金属电极层形成电连接。
[0187] 并且，在本发明的实施例中，所述形成反烙丝层之后，还包括：
[0188] 步骤S121:在所述反烙丝层的上表面形成粘接层，所述粘接层与所述反烙丝层电 接触。
[0189] 步骤S122:在所述粘接层的上表面形成阻挡层，所述阻挡层与所述粘接层电接触。
[0190] 本实施例提供的存储器中，采用金属电极层作为导电电极层，电阻相对较低。并 且，采用至少一层高K介质层作为反烙丝层，仅需薄薄的一层即可起到反烙丝结构中的绝缘 作用。当所述反烙丝层被预设电压击穿后，相比于现有的反烙丝结构中击穿后的的绝缘层 的电阻低，从而使本发明的存储器在编程后的整体电阻低，降低了应用此存储器的电路的 功耗。
[0191] 实施例二
[0192] 与实施例一不同，本实施例中的所述反烙丝层为叠层。所述叠层中至少包括一层 高介电常数K介质层。
[0193] 具体的，所述反烙丝层为由多个高介电常数K介质层构成的叠层，所述多个高介电 常数K介质层分别为不同的高介电常数K材料。
[0194] 或者，所述反烙丝层为由一个所述高介电常数K介质层与氧化层构成的叠层。
[01%]或者，所述反烙丝层为由一个所述高介电常数K介质层与氮化娃层构成的叠层。 [0196]其中，由多个高介电常数K介质层构成的叠层为：
[0197] S氧化二侣Al2〇3介质层、S氧化二铜La2〇3介质层、二氧化错化化介质层、五氧化二 粗化地5介质层W及二氧化给Hf化介质层中任意多个介质层构成的叠层。
[0198]所述由一个所述高介电常数K介质层与氧化娃层构成的叠层为：
[01"] S氧化二侣Al2〇3介质层、S氧化二铜La2〇3介质层、二氧化错化化介质层、五氧化二 粗化地5介质层或二氧化给Hf化介质层中任意一个介质层与氧化娃Si化构成的叠层。
[0200] 在本实施例中，通过将所述高介电常数K介质层制作为叠层结构，通过对不同结构 和性质的高介电常数K材料进行合理设置，从而进一步提高器件的性能。
[0201] W二氧化错Zr化介质层为例，由于二氧化错Zr化为晶体结构，其具有较高的介电常 数K，但是，二氧化错Zr化介质层的漏电流却较大。通过在所述二氧化错Zr化介质层上叠加一 层=氧化二侣Al2〇3介质层或者氧化娃Si化介质层，形成的叠层，即可W有较高的介电常数 K，还可W具有较小的漏电流。
[0202] 其中，所述叠层的厚度可W根据实际需要设计的尽量薄，叠层越薄，编程后的OTP 器件结构的OTP存储器的电阻越小。
[0203] 对应的，制作上述反烙丝存储器的方法与实施例一的方法不同的是，步骤S120具 体分为W下步骤：
[0204] 步骤S221:采用ALD工艺形成第一分层。
[0205] 其中，所述第一分层的材料可W为S氧化二侣Al2〇3、S氧化二铜La2〇3、二氧化错 Zr〇2、五氧化二粗化2化介质层或者二氧化给册化中的一种。
[0206] 步骤S222:采用ALD工艺在所述第一分层上形成第二分层。
[0207] 其中，所述第二分层的材料可W为S氧化二侣Al2〇3、S氧化二铜La2〇3、二氧化错 Zr化、、五氧化二粗化2化介质层、二氧化给册化、氧化娃Si化或者氮化娃中的一种。但是，所述 第二分层的材料不同于所述第一分层。
[0208] 在本实施例中，具有双层结构的叠层可W通过上述步骤实现，当所述反烙丝层具 有两层W上的叠层结构时，可W根据其叠层结构进行逐层叠加，如Al2〇3/Hf〇2/Al2〇3/Hf〇2叠 层具有4层结构，可W通过4次ALD工艺形成所述4层叠层。
[0209] 本实施例提供的存储器中，采用金属电极层作为导电电极层，电阻相对较低。并 且，采用至少一层高K介质层作为反烙丝层，仅需薄薄的一层即可起到反烙丝结构中的绝缘 作用。当所述反烙丝层被预设电压击穿后，相比于现有的反烙丝结构中击穿后的的绝缘层 的电阻低，从而使本发明的存储器在编程后的整体电阻低，降低了应用此存储器的电路的 功耗。
[0210] 实施例S
[0211] 与上述实施例不同的是，本实施例提供了一种反烙丝存储器，如图3所示，所述存 储器相对设置的两个金属电极层间还设置有：
[0212] 介质层341，所述介质层设置于一个金属电极层311与所述反烙丝层331之间。
[0213] 具体的，所述介质层为氧化娃Si化。
[0214] 所述介质层中设置有通孔351，所述通孔垂直于所述一个金属电极层表面。
[0215] 所述通孔中填充有导电材料，所述导电材料电连接所述一个金属电极层与所述反 烙丝层。
[0216] 具体的，所述导电材料可W为金属鹤。
[0217] 并且，所述通孔的数量可W根据实际情况设定。在本实施例中，将通孔设置为1个。
[0218] 在本发明的其他实施例中，还可W设置粘接层(例如TiN粘接层），所述粘接层可W 位于所述介质层和所述反烙丝层之间，并与所述反烙丝层电接触。
[0219] 对应的，上述反烙丝存储器的制造方法包括：
[0220] 步骤S310:形成第一金属电极层311。
[0221] 第一金属电极层311按照器件结构所属集成电路中电路连接要求形成。
[0222] 具体的，所述第一金属电极层可W为添加了铜化和Si的侣合金。
[0223] 步骤S320:在所述第一金属电极层的上表面形成介质层341。
[0224] 具体的，所述介质层341为氧化娃Si化。
[0225] 步骤S330:刻蚀所述介质层，在所述介质层中形成通孔351，所述通孔垂直于所述 第一金属电极层的上表面。
[0226] 具体的，采用干法刻蚀刻蚀所述介质层，在本发明的其他实施例中，也可使用湿法 刻蚀刻蚀所述介质层。
[0227] 步骤S340:采用导电材料完全填充所述通孔，所述导电材料与所述第一金属电极 层形成电接触。
[0228] 具体的，所述导电材料可W为金属鹤。
[0229] 并且，在本步骤中，所述金属鹤可W通过化学气相沉积法(CVD)沉积得到。
[0230] 在本步骤中，采用导电材料完全填充所述通孔后，还可W通过化学机械研磨(CMP) 工艺研磨所述介质层上表面，使所述介质层上表面保持平坦。
[0231] 步骤S350:采用化学机械研磨CMP工艺磨平所述介质层的上表面；
[0232] 通过所述CMP工艺，将填充所述通孔时，超出所述介质层上表面的导电材料去除， 使得所述介质层的上表面仅有通孔中具有导电材料。
[0233] 步骤S360:在所述介质层的上表面形成反烙丝层331，所述反烙丝层通过所述导电 材料与所述第一金属电极层形成电连接。
[0234] 具体的，采用ALD工艺在所述第一金属电极层311对应位置形成所述反烙丝层，所 述反烙丝层包括至少一层高介电常数K介质层。
[0235] 并且，在本步骤中，还可W包括必要的光刻W及刻蚀工艺，W形成特定形状的反烙 丝层。
[0236] 其中，本实施例中所述反烙丝层为=氧化二侣Al2〇3介质层。
[0237] 由于ALD工艺可W制作出厚度小于500A的K介质层，从而形成较薄的反烙丝层。并 且，ALD工艺在保证高K介质层在厚度足够薄的同时，还可W保证高K介质层漏电流也很小。
[0238] 在本发明其他实施例中，还可W在在所述介质层与所述反烙丝层间形成所述粘接 层(例如TiN粘接层），所述粘接层分别与所述通孔中的导电材料和反烙丝层电接触。
[0239] 步骤S370:相对第一金属电极层，在所述反烙丝层的上表面形成第二金属电极层 321;所述反烙丝层与所述第二金属电极层形成电接触。
[0240] 在本实施例中，由于通过通孔连接所述反烙丝层于金属电极层，可W使所述反烙 丝结构的截面面积更小，从而在单位面积的集成电路板上上制作更多的器件，增加器件在 单位面积的集成电路板上的密度。
[0241] 本实施例提供的存储器中，采用金属电极层作为导电电极层，电阻相对较低。并 且，采用至少一层高K介质层作为反烙丝层，仅需薄薄的一层即可起到反烙丝结构中的绝缘 作用。当所述反烙丝层被预设电压击穿后，相比于现有的反烙丝结构中击穿后的的绝缘层 的电阻低，从而使本发明的存储器在编程后的整体电阻低，降低了应用此存储器的电路的 功耗。
[02创实施例四
[0243] 与上述实施例不同的是，本实施例提供了一种反烙丝存储器，如图4所示，所述存 储器相对设置的两个金属电极层411和421间设置有：
[0244] 介质层，所述介质层设置于所述两个金属电极层之间。
[0245] 在本实施例中，所述介质层包括第一介质层441和第二介质层442,所述第一介质 层441和第二介质层442采用相同的材料，通过相同的工艺制作得到。
[0246] 所述介质层中设置有通孔，所述通孔垂直于所述金属电极层表面。
[0247] 在本实施例中，所述通孔包括第一通孔451和第二通孔452。所述第二通孔452与所 述第一通孔451位于相同的位置，且具有相同的方向。
[0248] 所述通孔中设置有反烙丝层430,具体的，所述反烙丝层设置于所述第二通孔中， 所述反烙丝层电接触所述第一通孔中的导电材料。
[0249] 并且，在所述第二通孔中，在所述反烙丝层上填充有导电材料，所述通孔两端的导 电材料分别电连接所述反烙丝至所述两个金属电极层。
[0250] 更优的，在本实施例中，在所述反烙丝层的上表面设置有粘接层460 W及阻挡层 470,在所述阻挡层470的上表面填充导电材料W电连接所述反烙丝至金属电极。
[0251 ]对应的，上述反烙丝存储器的制造方法包括：
[0252] 步骤S401:形成第一金属电极层。
[0253] 第一金属电极层411按照器件结构所属集成电路中电路连接要求形成。
[0254] 具体的，所述第一金属电极层可W为添加了铜化和Si的侣合金。
[02W]步骤S402:在所述第一金属电极层的上表面形成第一介质层441。
[0256] 具体的，所述第一介质层441为氧化娃Si化。
[0257] 步骤S403:刻蚀所述第一介质层，在所述第一介质层中形成第一通孔，所述第一通 孔垂直于所述第一金属电极层的上表面。
[0258] 具体的，采用干法刻蚀刻蚀所述第一介质层，在本发明的其他实施例中，也可使用 湿法刻蚀刻蚀所述第一介质层。
[0259] 步骤S404:采用导电材料填充所述第一通孔451，所述导电材料与所述第一金属电 极层形成电接触。
[0260] 具体的所述导电材料可W为金属鹤。
[0261] 并且，在本步骤中，所述金属鹤可W通过化学气相沉积法(CVD)沉积在所述第一通 孔中。
[0262] 步骤S405:采用化学机械研磨CMP工艺磨平所述第一介质层的上表面。
[0263] 具体的，所述CMP工艺，将填充所述通孔时，超出所述介质层上表面的导电材料去 除，使得所述介质层的上表面仅有通孔中具有导电材料。步骤S406:在所述第一介质层的上 表面形成覆盖所述通孔的第二介质层442。
[0264] 步骤S407:在所述第一介质层的第一通孔位置刻蚀所述第二介质层，形成贯穿第 二介质层的第二通孔452。
[0265] 具体的，采用干法刻蚀刻蚀所述第二介质层，在本发明的其他实施例中，也可使用 湿法刻蚀刻蚀所述第二介质层。
[0266] 步骤S408:在所述第二通孔中形成反烙丝层430，所述反烙丝层通过所述第一通孔 451中的导电材料与所述第一金属电极层形成电接触。
[0267] 具体的，采用ALD工艺在所述第二通孔452对应位置形成所述反烙丝层，所述反烙 丝层包括至少一层高介电常数K介质层。
[0268] 其中，本实施例中所述反烙丝层为=氧化二侣Al2〇3。
[0269] 由于ALD工艺可W制作出厚度小于500A的K介质层，从而形成较薄的反烙丝层。并 且，ALD工艺在保证高K介质层在厚度足够薄的同时，还可W保证高K介质层漏电流也很小。
[0270] 步骤S409:在所述第二通孔中填充导电材料至第二介质层442上表面。
[0271] 具体的，在本步骤中，采用金属鹤继续填充所述第二通孔452至介质层上表面。
[0272] 步骤S410:采用化学机械研磨CMP工艺磨平所述第二介质层的上表面。
[0273] 具体的，采用化学机械研磨(CMP)工艺研磨所述第二介质层的上表面，使所述第二 介质层上表面保持平坦，并且，通过所述CMP工艺，将填充所述通孔时，超出所述第二介质层 上表面的导电材料去除，使得所述第二介质层的上表面仅有通孔中具有导电材料。
[0274] 步骤S411:相对第一金属电极层，在所述第二介质层的上表面形成第二金属电极 层;所述第二金属电极层与所述第二介质层通孔中的导电材料形成电接触。
[0275] 更优的，在本方法步骤408后，还可W包括：
[0276] 步骤4081:在所述反烙丝层的上表面形成粘接层，所述粘接层与所述反烙丝层电 接触。
[0277] 具体的，所述粘接层可W通过淀积化材料形成。
[0278] 步骤4082:在所述粘接层的上表面形成阻挡层，所述阻挡层与所述粘接层电接触。
[0279] 具体的，所述阻挡层可W通过淀积化N材料形成。
[0280] 本实施例提供的存储器中，采用金属电极层作为导电电极层，电阻相对较低。并 且，采用至少一层高K介质层作为反烙丝层，仅需薄薄的一层即可起到反烙丝结构中的绝缘 作用。当所述反烙丝层被预设电压击穿后，相比于现有的反烙丝结构中击穿后的的绝缘层 的电阻低，从而使本发明的存储器在编程后的整体电阻低，使得应用此存储器的电路，信号 传输的延时降低，工作频率升高，从而降低了所述电路的功耗。
[0281 ]实施例五
[0282] 图8示意性地示出了根据本发明的实施例的反烙丝结构100,如图所示，反烙丝结 构100包含一个位于底部的第一电极层106,位于第一电极层106上的金属间电介质层(IMD) 104, W及，穿过所述金属间电介质层的通孔102,所述通孔暴露出部分所述第一电极层。反 烙丝层110和位于所述反烙丝层上的第二电极112,被配置或自对准到通孔102中，互连层 108可配置到第二电极112和IMD层104上。
[0283] 在本实施例中，第一电极层106可淀积在衬底上(未显示），该衬底可为集成电路结 构中的任意绝缘层。第一电极层106可通过接触传导层或接触绝缘层中的通孔连接到其它 传导层。第一电极层106可为导电的单层材料，例如侣，侣-娃-铜合金，铜，鹤，铁，粗，氮化 铁，氮化粗，金属娃化物，或类似物。可替代地，第一电极层106可W是导电材料层的堆叠。例 如，第一电极层106可W包括一侣层或侣-娃-铜合金层，一位于侣层或侣-娃-铜合金层上方 和/或下方的第一阻挡层和/或第一粘接层。其中，所述第一阻挡层和第一粘接层均为导电 层，用于阻挡层的合适材料包括并且不限于金属铁和粗或金属铁和粗的氮化物，用于粘接 层的合适材料包括并且不限于金属铁或粗，或类似物。第一电极层106可W使用本领域已知 的普通技术中的一个淀积工艺来形成。第一电极层106的厚度范围可从.5:00朵到ioooqA。
[0284] 第一电极层106上可淀积IMD层104。用于IMD层104的合适材料包括并且不限于二 氧化娃，氮化娃，或氮氧化娃。IMD层104可W使用本领域已知的普通技术中的一个CVD或PVD 或其它合适淀积工艺中来淀积。IMD层104的厚度范围可从IOOA到200004。
[02化]通孔102可由IMD层104来提供。通孔102贯穿IMD层104,从而暴露第一电极层106的 一部分。通孔102可通过刻蚀工艺制成，该工艺可能设及使用光刻胶图案化IMD层，刻蚀，剥 离光刻胶，清洗等本领域公知的普通技术。通孔102可在横截面呈圆形，其直径范围从500A 至500〇a式。通孔102也可W是其它合适的形状和尺寸。
[0286] 接着，反烙丝层110淀积到通孔102中。用于反烙丝层110的合适材料包括电介质层 诸如氧化娃，氮化娃，氮氧化娃，非晶娃，或类似物。在一些优选的实施例中，反烙丝层110包 括具有介电常数等于或大于8的高K电介质材料。可用的高K电介质材料包括并且不限于 册〇2，Al2〇3，Zr〇2，Ta2〇5或La2〇3。反烙丝层可为单层结构或叠层结构的电介质薄膜。W示例方 式，反烙丝层可包含Si化层，Si3N4层，氮氧化娃层，或非晶娃的一层或多层，W及Hf化层， Al2〇3层，ZrOs层，Ta2化层，或La2〇3层中的一层或多层。反烙丝层可通过本领域所公知的普通 技术中的原子层淀积(ALD)来实现。反烙丝层的厚度可小于]OOOA，优选小于500i，更优选 小于lOOA。淀积的反烙丝层的台阶覆盖率高于80%，优选高于90%，更优选高于95%。其 中，所述台阶覆盖率，指的是膜层厚度的均匀度，具体的，台阶覆盖率为膜层最薄处的厚度 与膜层最厚处的厚度的比值。
[0287] 接着，可淀积电传导材料至通孔102W形成第二电极112。第二电极112可W填塞的 形式填到通孔中。合适的传导材料包括并且不限于侣，侣-娃-铜合金，Cu,W，Ti，Ta，TiN， 化N，金属娃化物，或类似物。第二电极112可由一层导电材料或多层导电材料的堆叠构成。 第二电极112可通过本领域公知的普通技术中的ALD，CVD或其它淀积工艺来淀积形成。
[0288] 在淀积第二电极112之前，第二粘接层和/或第二阻挡层114可选择性地淀积到通 孔102中的反烙丝层110上，所述第二粘接层为导电粘接层。用于阻挡层的合适材料包括并 且不限于金属Ti或化或金属Ti或化的氮化物。用于粘接层的合适材料包括并且不限于金属 Ti, Ta,或类似物。
[0289] 抛光工艺诸如化学机械抛光（CMP)或无光刻的体刻蚀可实施来抛光所述IMD层 104, W去除IMD层104上表面上的反烙丝层，第二电极，和选择性淀积的第二粘接层和/或第 二阻挡层等材料。抛光工艺可确保反烙丝层110,第二电极112,和选择性淀积的第二粘接层 和/或第二阻挡层114在通孔102之内。运使得反烙丝层110和第二电极112, W及选择性淀积 的第二粘接层和/或第二阻挡层114依靠IMD层104中的通孔102实现自对准。可W看出，本实 施例可W采用普通的自对准工艺制作形成反烙丝结构，工艺上易于实现，避免了现有技术 中复杂的光刻工艺。
[0290] 互连层108可在抛光工艺之后淀积。互连层108可W是第二电极的延伸或将第二电 极112电连接到的其它方式。互连层108可为单层导电材料诸如侣-娃-铜合金，Cu, W，Ti，Ta， TiN JaN,金属娃化物，或类似物。互连层108也可为多层导电材料层的堆叠层。例如，互连层 108可包含一层侣或侣-娃-铜合金，和在侣或侣-娃-铜合金层上方或下方的阻挡层和/或粘 接层。用于阻挡层的合适材料包含但并不限于金属Ti或化或金属Ti或化的氮化物。用于粘 接层的合适材料包含但不限于金属Ti ,Ta或类似物。第二电极可由本领域公知的普通技术 中的淀积工艺实现。第二电极的厚度范围可从5〇()A到lOOOOA。
[0291] 可W看出，本实施例中的反烙丝结构由第一电极层，一个位于第一电极层上的金 属间电介质层，W及一个金属间电介质通孔组成。该通孔贯穿金属间电介质层，暴露出至少 部分第一电极层。反烙丝层淀积在通孔中，并位于第一电极层的上方。第二电极置于通孔 中，并位于反烙丝层上。就其本身而论，第二电极和反烙丝层就能通过通孔实现自对准。互 连层可置于第二电极和金属间电介质层上方。互连层可实现与通孔中的第二电极的电接 触。
[02巧]实施例六
[0293]图9示意性地示出了根据本实施例的反烙丝结构200。如图所示，反烙丝结构200具 有双孔结构，在第一金属间电介质层(第一 IMD层)204中的第一通孔202和在第二金属间电 介质层(第二IMD层)208中的第二通孔206。第二通孔位于第一通孔上方，第二通孔的中轴线 与第一通孔的中轴线平行，所述第一通孔和所述第二通孔贯通为一个通孔。第一电极214位 于第一通孔202中，W及第二电极220位于第二通孔206中。
[0294]第一互连层210可淀积到衬底(未显示）上，该衬底可为集成电路结构中的任意绝 缘层。第一互连层210可通过与其他传导层接触或与绝缘层上的通孔接触W连接到其它传 导层。第一互连层210可用合适的导电材料诸如侣，侣-娃-铜合金，Cu，W，Ti，Ta，TiN，化N，金 属娃化物，或类似物。第一互连层210可W是单层或多层导电材料层。例如，第一互连层210 可包含一侣层或侣-娃-铜合金层，一位于侣层或侣-娃-铜合金层的上方或下方的粘接层 和/或阻挡层，所述粘接层为导电粘接层。所述粘接层和所述组档层均为导电层。用于阻挡 层的合适材料包含但不限于金属Ti或化或金属Ti或化的氮化物。用于粘接层的合适材料包 含但不限于金属Ti, Ta,或类似物。第一互连层210可由本领域公知的普通技术中的淀积工 艺来实现。第一互连层210的厚度范围可从500A到10000A。
[0巧日]第一 IMD层204可淀积到第一电极层210上。用于第一 IMD层的合适材料包括且不限 于二氧化娃，氮化娃，或氮氧化娃。第一 IMD层204可由本领域公知的普通技术之一的CVD或 PVD或其它合适淀积工艺来淀积。第一 IMD层204的厚度范围可从IOOA到20000A。
[0296] 第一通孔202由第一 IMD层204提供。第一通孔202贯穿第一 IMD层204,暴露出部分 所述第一互连层210。第一通孔202可通过刻蚀工艺实现，该工艺可能设及使用光刻胶图案 化IMD层204，刻蚀，剥离光刻胶，清洗等本领域公知的一些普通技术。第一通孔202的横截面 可W是圆形，其直径范围为500A至50000A。第一通孔202也可W是其它合适的形状和尺 寸。
[0297] 第一导电材料被淀积到第一通孔202中W形成第一电极214。第一电极214可通过 填塞的方式填到第一通孔202中。合适的导电材料包含且不限于侣，侣-娃-铜合金，Cu，W， Ti, Ta, TiN JaN,金属娃化物，或类似物。第一电极214可由单层导电材料或者多层导电材料 的堆叠构成。第一电极214可通过本领域内公知的普通技术中的ALD，CVD或其它淀积工艺来 淀积实现。
[0298] 在所述第一通孔中淀积第一导电材料，形成第一电极214之前，第一粘接层和/或 第一阻挡层216可被淀积到第一通孔202中，所述第一粘接层为导电粘接层，第一粘接层和 第一阻挡层为导电层。用于阻挡层的合适材料包含但不限于金属Ti或化或金属Ti或化的氮 化物。用于粘接层的合适材料包含且不限于金属Ti, Ta或类似物。
[0299] 在所述第一金属间电介质层和所述第一电极上形成第二金属间电介质层之前，抛 光工艺诸如化学机械抛光(CMP)或无光刻的体刻蚀可实施来去除第一 IMD层204上表面上的 第一电极材料，和选择性淀积的阻挡层和/或粘接层材料。第二IMD层208被淀积到第一 IMD 层204和第一通孔202中的第一电极214上。
[0300] 第二IMD层208被随后淀积到第一 IMD层204和第一通孔202中的第一电极214上。用 于第二IMD层208的合适材料包含且不限于二氧化娃，氮化娃，或氮氧化娃。第二IMD层可通 过本领域内所公知的普通技术中的CVD或PVD或其它合适淀积工艺来淀积实现。第二IMD层 的厚度范围可从1OOA到20000A。
[0301] 第二通孔206接着由第二IMD层208来提供。第二通孔206贯穿第二IMD层208,由此 暴露出至少一部分的填充在第一通孔内的第一电极214,所述第二通孔位于所述第一通孔 上方，所述第二通孔的中轴线与所述第一通孔的中轴线平行，所述第一通孔和所述第二通 孔贯通为一个通孔。第二通孔206可通过刻蚀工艺实现，该工艺设及用光刻胶图案化第二 IMD层208,刻蚀，剥离光刻胶，清洗等本领域公知的普通技术之一。第二通孔206可W是横截 面为圆形的形状，其直径范围从彿OA到5撕撕A。第二通孔206也可W是其它合适的形状 和尺寸。第二通孔206的形状和尺寸可W和第一通孔202的形状和尺寸大体相同。
[0302] 反烙丝层218被淀积到第二通孔206内。用于反烙丝层218的合适材料包含电介质 层诸如氧化娃，氮化娃，非晶娃，或类似物。在一些优选的实施例中，反烙丝层218包含具有 介电常数等于或高于8的高K电介质材料。合适的高K电介质材料包含且不限于H?)2，Al2化， Zr化，Ta地5或La2〇3。反烙丝层218可W是单层结构或叠层结构的电介质薄膜。W示例方式，反 烙丝层可包含Si化层，Si3N4层，氮氧化娃层，或非晶娃的一层或多层，W及Hf化层，Ab化层， 化化层，Tas化层，或La2〇3层中的一层或多层。反烙丝层218可通过本领域所公知的普通技术 中的原子层淀积(ALD)工艺来形成。反烙丝层218的厚度可小于1000A，优选小于500A，更 优选小于lOOA。淀积的反烙丝层的台阶覆盖率高于80%，优选高于90%，更优选高于95%。
[0303] 第二导电材料被淀积到第二通孔206中W形成第二电极220。第二电极220可W填 塞的形式填入第二通孔206中。合适的导电材料包含且不限于侣-娃-铜合金，Cu,W，Ti，Ta， TiN JaN,金属娃化物，或类似物。第二电极220可由单层导电材料或多层导电材料的堆叠构 成。第二电极220可通过本领域内公知的普通技术中的ALD，CVD或其它淀积工艺来淀积形 成。第二电极220的横截面积与第一电极214的横截面积大体相同或小于第一电极214的横 截面积。
[0304] 在所述反烙丝层上淀积第二导电材料形成第二电极220之前，第二粘接层和/或第 二阻挡层222可被淀积到反烙丝层218上的第二通孔206中，所述第二粘接层为导电粘接层。 用于阻挡层的合适材料包含但不限于金属Ti或化或金属Ti或化的氮化物。用于粘接层的合 适材料包含且不限于金属Ti ,Ta或类似物。
[0305] 在所述第二金属间电介质层和所述第二电极上形成第二互连层之前，抛光工艺诸 如化学机械抛光（CMP)或无光刻的体刻蚀可被实施W去除第二IMD层208表面上的反烙丝 层，第二电极，和选择性淀积的第二阻挡层和/或第二粘接层材料。抛光工艺可确保反烙丝 层218,第二电极220,和选择性淀积的第二阻挡层和/或第二粘接层222都在第二通孔内，使 得反烙丝层218和第二电极220,和选择性淀积的第二阻挡层和/或第二粘接层222沿着第二 通孔206实现自对准。
[0306] 第二互连层212可在抛光工艺之后淀积。同第一互连层210类似，第二互连层212可 W是导电材料诸如侣，侣-娃-铜合金，Cu，W，Ti ,Ta，TiN,hN，金属娃化物或类似物的单层结 构。或者，第二互连层212可W是多层导电材料的叠层结构。例如，第二互连层212可包含一 侣层或侣-娃-铜合金层，和位于侣层或侣-娃-铜合金层上方或下方的阻挡层和/或粘接层。 用于阻挡层的合适材料包含但不限于金属Ti或化或金属Ti或化的氮化物。用于粘接层的合 适材料包含且不限于金属Ti或化或类似物。第二互连层212可通过本领域所公知的普通技 术中的淀积工艺形成。第二电极212的厚度范围可从500A至リ1()000A。
[0307] 可W看出，本实施例中，反烙丝结构包括第一互连层，第二互连层，位于第一互连 层和第二互连层之间的第一金属间电介质层，穿过第一金属间电介质层并暴露出部分第一 互连层的第一通孔，第一电极位于第一通孔中，在通孔中第一电极和第一互连层实现电接 触，第二金属间电介质层位于第一互连层和第二互连层之间并位于第一金属电介质层上 方，第二通孔穿过第二金属间电介质层。其中，第二通孔垂直置于第一层通孔上，第二层通 孔中的反烙丝层至少覆盖部分第一电极，第二通孔中的第二电极位于在反烙丝层上，其中， 第二电极和第二互连层实现电接触。就其本身而论，第二电极和反烙丝层在通孔中实现自 对准。
[030引实施例屯
[0309] 图10示意性地示出了本实施例中的反烙丝结构300。其中，该反烙丝结构300从很 多方面来看类似于图9示出的反烙丝结构200。例如，图10示出的反烙丝结构300也有双孔结 构，一个在第一 IMD层304中的第一通孔302和在第二IMD层308中的第二通孔306。第一通孔 302和第二通孔306是在两互连层310和312之间垂直且中轴线重合布置的。在第一通孔302 中，第一电极314被淀积到其中。第一阻挡层和/或第一粘接层316可在第一电极314被淀积 和填入到第一通孔302之前淀积到第一通孔302中。在第二通孔306中，一ALD的反烙丝层318 被淀积到其中。用于反烙丝层的材料可W包含氧化娃，氮化娃，氮氧化娃，非晶娃和/或电介 质层或W上讨论的优选具有介电常数等于或高于8的高K电介质材料。具有高K电介质材料 的反烙丝层318的厚度可小于1000A，优选小于500A，要优选小于100去。淀积的反烙丝层 的台阶覆盖率高于80%，优选高于90 %，更优选高于95%。第二电极320被淀积到第二通孔 306中。之后，抛光工艺诸如化学机械抛光可实施来去除第二IMD层308表面上的反烙丝层， 第二电极，和选择性淀积的第二阻挡层和/或第二粘接层材料。
[0310] 反烙丝结构200和300之间的不同在图10中可W看出，第二IMD层308中的第二通孔 306的横截面积小于第一 IMD层304中的第一通孔302的横截面积，然而在图9中的反烙丝结 构200中，第二IMD层208中的第二通孔206的横截面积是和第一IMD层204中的第一通孔202 的横截面积是大体一致的。因此，在图9的反烙丝结构200中，第一电极214和第一阻挡层和/ 或第一粘接层216都和第二通孔206中的反烙丝层218参与到反烙丝层218的击穿过程，但在 图10中的反烙丝结构300中，只有和第二通孔306中的反烙丝层318接触的一部分第一电极 314参与到反烙丝层318的击穿过程。
[031U 实施例八
[0312] 图11示意性地示出了根据本公开的备选实施例中的反烙丝结构400。图11示出的 反烙丝结构400从很多方面来看类似于图9示出的反烙丝结构200。例如，图11示出的反烙丝 结构400也有双孔结构，一个在第一 IMD层404中的第一通孔402和在第二IMD层408中的第二 通孔406。第一通孔402和第二通孔406是在两互连层410和412之间相互垂直且中轴线重合 布置的。在第一通孔402中，第一电极414被淀积到其中。第一阻挡层和/或第一粘接层416可 在第一电极414被淀积和填入到第一通孔402之前淀积到第一通孔402中。在第二通孔406 中，一ALD的反烙丝层418被淀积到其中。用于反烙丝层418的合适材料包含电介质薄膜如氧 化娃、氮化娃、氮氧化娃、非晶娃或W上讨论的优选具有介电常数等于或高于8的高K电介质 材料。反烙丝层418的厚度可小于loooA，优选小于500A，更优选小于100A。淀积的反烙丝 层的台阶覆盖率高于80%，优选高于90%，更优选高于95%。第二电极420被淀积到第二通 孔406中。之后，抛光工艺诸如化学机械抛光或无光刻的体刻蚀可实施来去除第二IMD层表 面W上的反烙丝层，第二电极，和选择性淀积的第二阻挡层和/或第二粘接层材料。
[0313] 反烙丝结构200和400之间的不同在图11中可W看出，第二IMD层408中的第二通孔 406的横截面积大于第一 IMD层404中的第一通孔402的横截面积，然而在图9中的反烙丝结 构200中，第二IMD层208中的第二通孔206的横截面积是和第一IMD层204中的第一通孔202 的横截面积是大体一致的。而本实施例中的第二通孔406的一部分会延伸到第一IMD层404 内，并环绕在所述第一电极侧面，所述反烙丝层边缘台阶环绕所述第一电极侧面，即第一通 孔402的一部分可被第二通孔406所包围。第二通孔406中的反烙丝层418可在反烙丝层418 的底部形成一个凹口的台阶。在图四示出的反烙丝结构400中，反烙丝层的击穿和导电沟道 的形成很可能发生在台阶424的交叉角落处。
[0314] 需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重 点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。 对于装置类实施例而言，由于其与方法实施例基本相似，所W描述的比较简单，相关之处参 见方法实施例的部分说明即可。
[0315] 最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将 一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示运些实体或操作 之间存在任何运种实际的关系或者顺序。而且，术语"包括"、"包含"或者其任何其他变体意 在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那 些要素，而且还包括没有明确列出的其他要素，或者是还包括为运种过程、方法、物品或者 设备所固有的要素。在没有更多限制的情况下，由语句"包括一个……"限定的要素，并不排 除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
[0316] 为了描述的方便，描述W上装置时W功能分为各种单元分别描述。当然，在实施本 发明时可W把各单元的功能在同一个或多个软件和/或硬件中实现。
[0317] W上对本申请所提供的一种反烙丝存储器及其利记博彩app进行了详细介绍，本文中 应用了具体个例对本申请的原理及实施方式进行了阐述，W上实施例的说明只是用于帮助 理解本申请的方法及其核屯、思想；同时，对于本领域的一般技术人员，依据本申请的思想， 在【具体实施方式】及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本 申请的限制。
【主权项】
1. 一种反烙丝存储器，其特征在于，包括:相对设置的两个金属电极层，所述金属电极 层间设置有反烙丝层，所述反烙丝层与所述两个金属电极层电连接，所述反烙丝层包括至 少一层高介电常数K介质层。2. 根据权利要求1所述的存储器，其特征在于，所述高介电常数K介质层为介电常数K值 大于6的介质层，且所述高介电常数K介质层的厚度小于500A。3. 根据权利要求1所述的存储器，其特征在于，所述高介电常数K介质层为： Ξ氧化二侣Al2〇3介质层、Ξ氧化二铜La2〇3介质层、二氧化错Ζι?2介质层、五氧化二粗 化2化介质层或二氧化给册化介质层。4. 根据权利要求1所述的存储器，其特征在于， 所述反烙丝层为由多个高介电常数Κ介质层构成的叠层，所述多个高介电常数Κ介质层 分别为不同的高介电常数Κ材料； 或者，所述反烙丝层为由一个所述高介电常数Κ介质层与氧化层构成的叠层； 或者，所述反烙丝层为由一个所述高介电常数Κ介质层与氮化娃层构成的叠层。5. 根据权利要求4所述的存储器，其特征在于，所述由多个高介电常数Κ介质层构成的 畳层为： Ξ氧化二侣Α?2〇3介质层、Ξ氧化二铜La2〇3介质层、二氧化错Ζι?2介质层、五氧化二粗 化2化介质层W及二氧化给册化介质层中任意多个介质层构成的叠层。6. 根据权利要求4所述的存储器，其特征在于，所述由一个所述高介电常数Κ介质层与 氧化层构成的叠层为： Ξ氧化二侣Α?2〇3介质层、Ξ氧化二铜La2〇3介质层、二氧化错Ζι?2介质层、五氧化二粗 化2化介质层或二氧化给册化介质层中任意一个介质层与氧化娃Si化构成的叠层。7. 根据权利要求1所述的存储器，其特征在于，所述反烙丝层与所述金属电极层之间还 包括:与所述反烙丝层电接触的粘接层。8. 根据权利要求7所述的存储器，其特征在于，所述反烙丝层与所述金属电极层之间还 包括:与所述粘接层电接触的阻挡层。9. 根据权利要求1所述的存储器，其特征在于，所述相对设置的两个金属电极层间还设 置有： 介质层，所述介质层设置于一个金属电极层与所述反烙丝层之间； 所述介质层中设置有通孔，所述通孔垂直于所述金属电极层表面； 所述通孔中填充有导电材料，所述导电材料电连接所述一个金属电极层与所述反烙丝 层。10. 根据权利要求1所述的存储器，其特征在于，所述相对设置的两个金属电极层间还 设置有： 介质层，所述介质层设置于所述两个金属电极层之间； 所述介质层中设置有通孔，所述通孔垂直于所述金属电极层表面； 所述通孔中设置有反烙丝层，所述通孔的两端分别填充有导电材料，所述通孔两端的 导电材料分别电连接所述反烙丝至所述两个金属电极层。11. 一种反烙丝存储器的制造方法，其特征在于，包括： 形成第一金属电极层； 形成反烙丝层，所述反烙丝层包括至少一层高介电常数κ介质层； 相对第一金属电极层，形成第二金属电极层； 所述反烙丝层设置于所述第一金属电极层和第二金属电极层之间，并与所述第一金属 电极层和第二金属电极层形成电连接。12. 根据权利要求11所述的方法，其特征在于，所述形成反烙丝层，包括： 采用原子层沉积ALD工艺，形成所述反烙丝层。13. 根据权利要求11所述的方法，其特征在于，所述形成反烙丝层之后，还包括： 在所述反烙丝层的上表面形成粘接层，所述粘接层与所述反烙丝层电接触。14. 根据权利要求13所述的方法，其特征在于，所述形成粘接层之后，还包括:在所述粘 接层的上表面形成阻挡层，所述阻挡层与所述粘接层电接触。15. -种反烙丝结构，其特征在于，包括： 第一电极层； 位于所述第一电极层上的金属间电介质层； 贯穿所述金属间电介质层的通孔，所述通孔暴露部分所述第一电极层； 位于所述通孔中且覆盖所述通孔内第一电极层的反烙丝层；W及 位于所述反烙丝层上且位于所述通孔内的第二电极。16. 根据权利要求15所述的反烙丝结构，其特征在于，还包括位于所述第二电极和所述 金属间电介质层上的互连层，所述互连层与所述第二电极电接触。17. 根据权利要求15所述的反烙丝结构，其特征在于，所述反烙丝层还包括采用原子层 沉积ALD工艺沉积的Si化层和/或Si3N4层。18. 根据权利要求15所述的反烙丝结构，其特征在于，所述反烙丝层的介电常数大于8。19. 根据权利要求18所述的反烙丝结构，其特征在于，所述反烙丝层采用原子层沉积 ALD工艺沉积得到。20. 根据权利要求18所述的反烙丝结构，其特征在于，所述反烙丝层包括册化层，Ab化 层，Z;r〇2层，Ta2化层或La2化层，或其中任意层的组合。21. 根据权利要求15所述的反烙丝结构，其特征在于，所述反烙丝层包括叠层结构的电 介质薄膜。22. 根据权利要求21所述的反烙丝结构，其特征在于，所述叠层结构的电介质薄膜包 括： Si化层，Si3N4层，氮氧化娃层，或非晶娃层中的一层或多层； 和， 册化层，A12化层，Z;r〇2层，Ta2化层，或La2化层中的一层或多层； 其中，所述Si〇2层、Si3N4层、氮氧化娃层、非晶娃层、Hf〇2层、A!203层、Z;r〇2层、Ta2〇5层和 La2化层均采用原子层沉积ALD工艺沉积得到。23. 根据权利要求15所述的反烙丝结构，其特征在于，所述反烙丝层的厚度小于1000A。24. 根据权利要求15所述的反烙丝结构，其特征在于，所述反烙丝层的厚度小于100A。25. 根据权利要求15所述的反烙丝结构，其特征在于，所述反烙丝层的台阶覆盖率大于 80%。26. 根据权利要求15所述的反烙丝结构，其特征在于，所述反烙丝层的台阶覆盖率大于 95%。27. 根据权利要求15所述的反烙丝结构，其特征在于，所述第一电极层、所述反烙丝层 和所述第二电极之间直接接触。28. 根据权利要求15所述的反烙丝结构，其特征在于，还包括，位于所述第一电极层和 所述反烙丝层之间的第一粘接层和/或第一阻挡层。29. 根据权利要求15所述的反烙丝结构，其特征在于，还包括，位于所述反烙丝层和所 述第二电极之间的第二粘接层和/或第二阻挡层。30. 根据权利要求15所述的反烙丝结构，其特征在于，所述第二电极和所述反烙丝层位 于所述通孔内。31. -种反烙丝结构，其特征在于，包括： 第一互连层； 第二互连层； 位于所述第一互连层和所述第二互连层之间第一金属间电介质层； 穿过所述第一金属间电介质层的第一通孔，所述通孔暴露部分所述第一互连层； 位于所述第一通孔中的第一电极，所述第一电极和所述第一互连层电接触； 位于所述第一金属间电介质层和所述第二互连层之间的第二金属间电介质层； 穿过所述第二金属间电介质层的第二通孔，其中，所述第二通孔位于所述第一通孔上 方，所述第二通孔的中轴线与所述第一通孔的中轴线平行，所述第一通孔和所述第二通孔 贯通为一个通孔； 位于所述第二通孔中且覆盖所述第二通孔内的第一电极的反烙丝层； 位于所述第二通孔中的第二电极，所述第二电极和所述第二互连层电接触。32. 根据权利要求31所述的反烙丝结构，其特征在于，所述第二通孔的横截面积与所述 第一通孔的横截面积相等。33. 根据权利要求31所述的反烙丝结构，其特征在于，所述第二通孔的横截面积小于所 述第一通孔的横截面积。34. 根据权利要求31所述的反烙丝结构，其特征在于，所述第二通孔的横截面积大于所 述第一通孔的横截面积。35. 根据权利要求34所述的反烙丝结构，其特征在于，所述第二通孔延伸至所述第一金 属间电介质层内，并环绕在所述第一电极侧面，所述反烙丝层边缘台阶环绕所述第一电极 侦晒。36. 根据权利要求31所述的反烙丝结构，其特征在于，所述反烙丝层包括采用原子层沉 积ALD工艺沉积的S i化层和/或Si 3抓层。37. 根据权利要求31所述的反烙丝结构，其特征在于，反烙丝层的介电常数大于8。38. 根据权利要求37所述的反烙丝结构，其特征在于，所述反烙丝层采用原子层沉积 ALD工艺沉积得到。39. 根据权利要求38所述的反烙丝结构，其特征在于，所述反烙丝层包括册化层，Ab化 层，Z;r〇2层，Ta2化层或La2化层，或其中任意层的组合。40. 根据权利要求38所述的反烙丝结构，其特征在于，所述反烙丝层的厚度小于 10004,41. 根据权利要求31所述的反烙丝结构，其特征在于，所述反烙丝层的厚度小于lOOA。42. 根据权利要求31所述的反烙丝结构，其特征在于，所述反烙丝层包括叠层结构的电 介质薄膜。43. 根据权利要求42所述的反烙丝结构，其特征在于，所述叠层结构的电介质薄膜包 括： 一层或多层的Si化层，Si3N4层，氮氧化娃层，或非晶娃层； 和， 一层或多层的册化层，A12化层，Z;r〇2层，Ta2化层，或La2化层； 其中，所述Si化层、Si3N4层、氮氧化娃层、非晶娃层、Η??2层、A!2化层、化化层、Ta2化层和 La2化层均采用原子层沉积ALD工艺沉积得到。44. 根据权利要求31所述的反烙丝结构，其特征在于，所述反烙丝层的台阶覆盖率大于 80%。45. 根据权利要求31所述的反烙丝结构，其特征在于，所述反烙丝层的台阶覆盖率大于 95%。46. 根据权利要求31所述的反烙丝结构，其特征在于，还包括，位于所述第一电极层和 所述第一互连层之间的第一粘接层和/或第一阻挡层。47. 根据权利要求31所述的反烙丝结构，其特征在于，还包括，位于所述第二电极和所 述反烙丝层之间的第二粘接层和/或第二阻挡层。48. 根据权利要求31所述的反烙丝结构，其特征在于，所述第二电极和所述反烙丝层位 于所述通孔内。49. 一种制造反烙丝结构的方法，其特征在于，包括： 形成第一电极层； 在所述第一电极层上形成金属间电介质层； 刻蚀所述金属间电介质层，形成穿过所述金属间电介质层的通孔，所述通孔暴露出部 分所述第一电极层； 在所述通孔中淀积反烙丝层，所述反烙丝层覆盖所述通孔内第一电极层； 在所述反烙丝层上淀积导电材料，形成第二电极，所述第二电极位于所述通孔内。50. 根据权利要求49所述的方法，其特征在于，还包括:在所述第二电极和所述金属间 电介质层上形成互连层，所述互连层与所述第二电极电接触。51. 根据权利要求49所述的方法，其特征在于，采用原子层沉积ALD工艺在所述通孔中 淀积反烙丝层。52. 根据权利要求51所述的方法，其特征在于，所述采用原子层沉积ALD工艺在所述通 孔中紅积反烙丝层，包括，义用原子层扣积ALD工乙在所述通孔中紅积Si化层和/或SisN*层。53. 根据权利要求51所述的方法，其特征在于，所述反烙丝层的介电常数大于8。54. 根据权利要求51所述的方法，其特征在于，所述采用原子层沉积ALD工艺在所述通 孔中淀积反烙丝层，包括，采用原子气相淀积工艺在所述通孔中淀积脚化层，Ab化层，Zr〇2 层，Ta2化层或La2〇3层中的一层或多层。55. 根据权利要求51所述的方法，其特征在于，所述反烙丝层的厚度小于1OOOA。56. 根据权利要求51所述的方法，其特征在于，所述反烙丝层的厚度小于1OOA。57. 根据权利要求51所述的方法，其特征在于，所述采用原子层沉积ALD工艺在所述通 孔中淀积反烙丝层，包括， 采用原子层沉积ALD工艺在所述通孔中淀积Si化层，Si3N4层，氮氧化娃层，或非晶娃层 中的一层或多层； 采用原子层沉积ALD工艺在所述通孔中淀积册化层，Al2〇3层，Zr〇2层，Ta2化层，或La2〇3层 中的一层或多层。58. 根据权利要求49所述的方法，其特征在于，所述在所述第二电极和所述金属间电介 质层上形成互连层之前，还包括:抛光所述金属间电介质层，去除所述金属间电介质层上表 面的反烙丝层和第二电极。59. 根据权利要求58所述的方法，其特征在于，采用化学机械抛光工艺抛光所述金属间 电介质层，去除所述金属间电介质层上表面的反烙丝层和第二电极。60. 根据权利要求49所述方法，其特征在于，所述在所述通孔中淀积反烙丝层之前，还 包括:形成第一粘接层和/或第一阻挡层，所述第一粘接层和/或第一阻挡层位于所述第一 电极层和所述反烙丝层之间。61. 根据权利要求49所述方法，其特征在于，所述在所述通孔中淀积反烙丝层之后，还 包括:形成第二粘接层和/或第二阻挡层，所述第二粘接层和/或第二阻挡层位于所述反烙 丝层和所述第二电极之间。62. 根据权利要求49所述的方法，其特征在于，所述第二电极和所述反烙丝层位于所述 通孔内。63. 根据权利要求49所述的方法，其特征在于，所述反烙丝层的台阶覆盖率大于95 %。64. -种制造反烙丝结构的方法，其特征在于，包括： 形成第一互连层； 在所述第一互连层上形成第一金属间电介质层； 刻蚀所述第一金属间电介质层，形成穿过所述第一金属间介质层的第一通孔，所述第 一通孔暴露出部分所述第一互连层； 在所述第一通孔中淀积第一导电材料，形成第一电极，所述第一电极与所述第一互连 层电接触； 在所述第一金属间电介质层和所述第一电极上形成第二金属间电介质层； 刻蚀所述第二金属间电介质层，形成穿过所述第二金属间电介质层的第二通孔;所述 第二通孔位于所述第一通孔上方，所述第二通孔的中轴线与所述第一通孔的中轴线平行， 所述第一通孔和所述第二通孔贯通为一个通孔； 在所述第二通孔内淀积反烙丝层，所述反烙丝层覆盖所述第二通孔内的第一电极； 在所述反烙丝层上淀积第二导电材料，形成第二电极，所述第二电极位于所述通孔内； 在所述第二金属间电介质层和所述第二电极上形成第二互连层，所述第二互连层和第 二电极电接触。65. 根据权利要求64所述的方法，其特征在于，采用原子层沉积ALD工艺在所述第二通 孔内淀积反烙丝层。66. 根据权利要求64所述的方法，其特征在于，所述采用原子层沉积ALD工艺在所述第 二通孔中淀积反烙丝层，包括，采用原子层沉积ALD工艺在所述第二通孔中淀积Si化层和/ 或Si3N4层。67. 根据权利要求64所述的方法，其特征在于，所述反烙丝层的介电常数大于8。68. 根据权利要求64所述的方法，其特征在于，所述采用原子层沉积ALD工艺在所述第 二通孔中淀积反烙丝层，包括，采用原子层沉积ALD工艺在所述第二通孔中淀积Η??2层， Α?2〇3层，Z;r〇2层，Ta2化层或La2〇3层中的一层或多层。69. 根据权利要求64所述的方法，其特征在于，所述采用原子层沉积ALD工艺在所述第 二通孔中淀积反烙丝层，包括， 采用原子层沉积ALD工艺在所述第二通孔中淀积Si化层，Si3N4层，氮氧化娃层，或非晶 娃层中的一层或多层； 采用原子层沉积ALD工艺在所述第二通孔中淀积脚化层，Ab化层，Zr〇2层，Ta2化层，或 La2〇3层中的一层或多层。70. 根据权利要求64所述的方法，其特征在于，所述反烙丝层的厚度小于1OOOA。71. 根据权利要求64所述的方法，其特征在于，所述反烙丝层的厚度小于1OOA。72. 根据权利要求64所述的方法，其特征在于，所述在所述第一金属间电介质层和所述 第一电极上形成第二金属间电介质层之前，还包括:化学机械抛光第一金属间电介质层，去 除所述第一金属间电介质层上表面的第一电极。73. 根据权利要求64所述的方法，其特征在于，所述在所述第二金属间电介质层和所述 第二电极上形成第二互连层之前，还包括:化学机械抛光第二金属间电介质层，去除所述第 二金属间电介质层上表面的反烙丝层和第二电极。74. 根据权利要求64所述的方法，其特征在于，所述在所述第一通孔中淀积第一导电材 料之前，还包括:在所述第一通孔中形成第一粘接层和/或第一阻挡层。75. 根据权利要求64所述的方法，其特征在于，所述在所述反烙丝层上淀积第二导电材 料之前，还包括:在所述第二通孔中形成第二粘接层和/或第二阻挡层。76. 根据权利要求64所述的方法，其特征在于，所述第二通孔与所述第一通孔的横截面 积相同。77. 根据权利要求64所述的方法，其特征在于，所述第二通孔的横截面积小于所述第一 通孔的横截面积。78. 根据权利要求64所述的方法，其特征在于，所述第二通孔的横截面积大于所述第一 通孔的横截面积。79. 根据权利要求64所述的方法，其特征在于，所述第二电极和所述反烙丝层位于所述 第二通孔内。80. 根据权利要求64所述的方法，其特征在于，所述反烙丝层的台阶覆盖率高于95 %。
【文档编号】H01L21/8247GK106098691SQ201610490086
【公开日】2016年11月9日
【申请日】2016年6月24日
【发明人】李立, 王志刚
【申请人】珠海创飞芯科技有限公司